JPS5982762A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5982762A JPS5982762A JP57193190A JP19319082A JPS5982762A JP S5982762 A JPS5982762 A JP S5982762A JP 57193190 A JP57193190 A JP 57193190A JP 19319082 A JP19319082 A JP 19319082A JP S5982762 A JPS5982762 A JP S5982762A
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- JP
- Japan
- Prior art keywords
- region
- array
- semiconductor memory
- memory device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置のレイアウトに関するもの
である。
である。
一般に半導体メモリ装置は、第１図に示すように、中央
にメモリセルマトリクス、デコーダなどのメモリセルア
レイ部ＩＩ周辺にクロック・ジェネレータ、入出力回路
２ａ＋２ｂを配置するのが普通である。第１図は、現在
最も多く用いられているレイアウト代表例で、煩雑化す
る回路網を有機的に配置するため、メモリセルアレイ部
の上下２辺方向に果中して周辺回路をレイアウトするこ
とが多く、一方、メモリセルアレイ部の左右２辺方向は
、ケースの横幅の制限等のため周辺回路は配置せず、電
源線、接地線とその他ｌｏ＊程度のクロック配線を配置
するのみにとどめていることが多い。
にメモリセルマトリクス、デコーダなどのメモリセルア
レイ部ＩＩ周辺にクロック・ジェネレータ、入出力回路
２ａ＋２ｂを配置するのが普通である。第１図は、現在
最も多く用いられているレイアウト代表例で、煩雑化す
る回路網を有機的に配置するため、メモリセルアレイ部
の上下２辺方向に果中して周辺回路をレイアウトするこ
とが多く、一方、メモリセルアレイ部の左右２辺方向は
、ケースの横幅の制限等のため周辺回路は配置せず、電
源線、接地線とその他ｌｏ＊程度のクロック配線を配置
するのみにとどめていることが多い。
メモリセルアレイ部、周辺部共にそれぞれ電源主配線、
接地主配線を配置する必要があｐｌその多くは第２図、
第３図に示されるように環状に配置される。第２図、＠
３図は電源、接地両アルミ主配線のみの構成を例示した
もので、前者は破線、後者は、実線で示され、２４，２
５．３４．３５はポンディングパッドである。メモリセ
ルアレイ部用の内まわり接地線２１＋３１＋と、周辺部
用外まわり接地線２２．３２との間に、周辺部用電源線
２３＋３３＋とクロックなどの配線群が配置される。（
メモリアルセルアレイ用′亀源線は省略しである。） 従来、接地線の電位の浮き上がりは、デコーダのマルチ
セレクトなど誤動作の原因となることが多いため配線抵
抗を考え内まわりと外まわりの接地線は、アルミ（Ａ−
Ａ’ 、Ｂ−Ｂｌ ）で接続することが常識であった。
接地主配線を配置する必要があｐｌその多くは第２図、
第３図に示されるように環状に配置される。第２図、＠
３図は電源、接地両アルミ主配線のみの構成を例示した
もので、前者は破線、後者は、実線で示され、２４，２
５．３４．３５はポンディングパッドである。メモリセ
ルアレイ部用の内まわり接地線２１＋３１＋と、周辺部
用外まわり接地線２２．３２との間に、周辺部用電源線
２３＋３３＋とクロックなどの配線群が配置される。（
メモリアルセルアレイ用′亀源線は省略しである。） 従来、接地線の電位の浮き上がりは、デコーダのマルチ
セレクトなど誤動作の原因となることが多いため配線抵
抗を考え内まわりと外まわりの接地線は、アルミ（Ａ−
Ａ’ 、Ｂ−Ｂｌ ）で接続することが常識であった。
ここで問題となるのは、周辺用′電源線がＡ−Ａ／。
Ｂ−Ｂｌにおいて切断され、環を形成できないことと、
同様に、数本〜十数本のクロック配線が、Ａ−Ａ／、
Ｂ−に３’において巾３０μｍ程度におよぶ太い接地と
交叉するため、その結果、細い不純物拡散層や多結晶シ
リコン層で配線する必要が生じ、数１００Ωにおよぶ配
線抵抗を有することとなる２点である。
同様に、数本〜十数本のクロック配線が、Ａ−Ａ／、
Ｂ−に３’において巾３０μｍ程度におよぶ太い接地と
交叉するため、その結果、細い不純物拡散層や多結晶シ
リコン層で配線する必要が生じ、数１００Ωにおよぶ配
線抵抗を有することとなる２点である。
半導体メモリ装置は、大記憶容量化、高速化が急速に進
み、各クロックの負荷Ｗｔが増大する一方、それを充放
電するトランジスタの電流能力も増大させているため各
クロック配線や、電源、接地線を流れる直流は、非肘に
大きく、特に、瞬時電流に関しては、１Ｏｎｓｅｃ Ｋ
数１００Ω程にも及ぶ場合もあり、前述の２つの問題点
が、重大となってきている。たとえば、ワード線ドライ
ブクロックや、データ腺プリチャージクロックなどメモ
リセルアレイ部をドライブするクロックに関しては、数
１０ｐル゛におよぶものが多く、配線抵抗が数１００Ω
程度の場合、読み出し信号喰の減少など、高速化の確得
となったり、誤動作の原因となったりする。
み、各クロックの負荷Ｗｔが増大する一方、それを充放
電するトランジスタの電流能力も増大させているため各
クロック配線や、電源、接地線を流れる直流は、非肘に
大きく、特に、瞬時電流に関しては、１Ｏｎｓｅｃ Ｋ
数１００Ω程にも及ぶ場合もあり、前述の２つの問題点
が、重大となってきている。たとえば、ワード線ドライ
ブクロックや、データ腺プリチャージクロックなどメモ
リセルアレイ部をドライブするクロックに関しては、数
１０ｐル゛におよぶものが多く、配線抵抗が数１００Ω
程度の場合、読み出し信号喰の減少など、高速化の確得
となったり、誤動作の原因となったりする。
本発明の目的は、チップサイズなど全体のレイアウトに
大きな杉４を与えずに、電源線やクロック配線の抵抗を
減じ、高床な、大記憶容寸の半導体メモリ装置を提供す
ることにある。
大きな杉４を与えずに、電源線やクロック配線の抵抗を
減じ、高床な、大記憶容寸の半導体メモリ装置を提供す
ることにある。
本発明に、−導電型半導体チツブー主表１ｍ上中央に、
メモリセルマトリクス、デコーダなどを含むアレイ領域
を有し、その上下２辺方向チップ周辺に、周辺回路領域
がほぼ偏在しており、前記アレイ領域に属する電源線あ
るいは、接地線を形成する第１の金属主配線層と前記半
導体チップ周辺領誠に属する電源線、あるいは接地線を
形成する第２の金属主配ａ１＃とを有する半導体メモリ
装置において、前記アレイ領域に活って、前叱アレイ領
域左右２辺方向チップ周辺領域に延在する不純物拡散領
域あるいは、不純物を含有した多結晶シリコン層によっ
て前記第１と＄２の金属主配線層が接続されており、他
の金属配線層では、接続されていないことを特徴とする
半導体メモリ装置である。
メモリセルマトリクス、デコーダなどを含むアレイ領域
を有し、その上下２辺方向チップ周辺に、周辺回路領域
がほぼ偏在しており、前記アレイ領域に属する電源線あ
るいは、接地線を形成する第１の金属主配線層と前記半
導体チップ周辺領誠に属する電源線、あるいは接地線を
形成する第２の金属主配ａ１＃とを有する半導体メモリ
装置において、前記アレイ領域に活って、前叱アレイ領
域左右２辺方向チップ周辺領域に延在する不純物拡散領
域あるいは、不純物を含有した多結晶シリコン層によっ
て前記第１と＄２の金属主配線層が接続されており、他
の金属配線層では、接続されていないことを特徴とする
半導体メモリ装置である。
次に本発明の実施例を第４図、第５図に示す。
第５図は、第４図点線内の構成を示したもので、周辺回
路を配置していないメモリセルアレイ部１１１１１面全
体にて（メモリセルアレイ部左側も右側と同様に構成で
きる）内凍わり接地、線４１，５２．と外まわり接地線
４２．５３を不純物拡散層あるい ５− は、多結晶シリコン層５１によって接続している。
路を配置していないメモリセルアレイ部１１１１１面全
体にて（メモリセルアレイ部左側も右側と同様に構成で
きる）内凍わり接地、線４１，５２．と外まわり接地線
４２．５３を不純物拡散層あるい ５− は、多結晶シリコン層５１によって接続している。
第５図Ｃの領域には、クロック配線群が配置されている
。４４．４５は、ボンディング用パッド、５４は、コン
タクト開口部アレイである。
。４４．４５は、ボンディング用パッド、５４は、コン
タクト開口部アレイである。
たとえば、チップ長辺方向ｆ）ｍｍ＋接地線巾３０μｍ
厚さ１．２μｍのアルミニウム、不純物拡散層５１の層
抵抗３０ΩＩＣ領域の巾１００μｍとすると、ポンディ
ングパッドからメモリセルアレイ部接地線４端までの配
線抵抗は、従来例第２図中のＮ、で約４．５ Ｑ 、本
発明の実施例第４図中Ｎｌ）で約４．７Ｑであり、５％
以下の増加であり充分小さいと言える。
厚さ１．２μｍのアルミニウム、不純物拡散層５１の層
抵抗３０ΩＩＣ領域の巾１００μｍとすると、ポンディ
ングパッドからメモリセルアレイ部接地線４端までの配
線抵抗は、従来例第２図中のＮ、で約４．５ Ｑ 、本
発明の実施例第４図中Ｎｌ）で約４．７Ｑであり、５％
以下の増加であり充分小さいと言える。
これに対して、第４図では、第２図、第３図にＡ−Ａ／
、ｂ−Ｂｌ と示されるような配線部がないため、電
源４４３が環状となっており、同じ配線巾を用いた場合
でも従来例の１７２の抵抗に押えられる。これは、前述
のごとく、高速大記憶容量半導体メモリ装置のように＃
を流、特に一時成流が大きい場合生ずる電流電位降下に
対して非常に有効である。また、前述のようなりロック
配線の抵 ６一 抗も小さく、誤動作を防止し、高速化も可能となる。
、ｂ−Ｂｌ と示されるような配線部がないため、電
源４４３が環状となっており、同じ配線巾を用いた場合
でも従来例の１７２の抵抗に押えられる。これは、前述
のごとく、高速大記憶容量半導体メモリ装置のように＃
を流、特に一時成流が大きい場合生ずる電流電位降下に
対して非常に有効である。また、前述のようなりロック
配線の抵 ６一 抗も小さく、誤動作を防止し、高速化も可能となる。
マタ、メモリセルアレイ部の成流は、Ａ−Ａ’部のよう
に集中せず２本に分散され、アルミニウム、マイグレー
ションに対しても有利と言える。
に集中せず２本に分散され、アルミニウム、マイグレー
ションに対しても有利と言える。
第１図は現在のブロックレイアウトの代表例で、■はメ
モリセルアレイ部、２ ａ ＋ ２ ｂは周辺回路部を
示す。 第２図、第３図は従来の電源、接地線レイアウトの例で
、２１＋３１は内まわり、２２．３２は外まわり接地線
、２３ν３３は電源線、２４．２５゜３４．３５はポン
ディングパッドを示す。 第４図ν第５図は本発明の実施例であり、４１１５２は
内まわり接地線、４２．５３は外まわり接地線、４３は
電源線、４４．４５はポンディングパッド、５１は不純
物拡散層あるいけ、多結晶シリコン層、５４はコンタク
ト開口部を示す。 第１図 華２図 榮３図
モリセルアレイ部、２ ａ ＋ ２ ｂは周辺回路部を
示す。 第２図、第３図は従来の電源、接地線レイアウトの例で
、２１＋３１は内まわり、２２．３２は外まわり接地線
、２３ν３３は電源線、２４．２５゜３４．３５はポン
ディングパッドを示す。 第４図ν第５図は本発明の実施例であり、４１１５２は
内まわり接地線、４２．５３は外まわり接地線、４３は
電源線、４４．４５はポンディングパッド、５１は不純
物拡散層あるいけ、多結晶シリコン層、５４はコンタク
ト開口部を示す。 第１図 華２図 榮３図
Claims (1)
- 一導酸型半導体チツブー主表面上中央にメモリセルマト
リクス、デコーダなどを含むアレイ領域を有し、その上
下２辺方向のチップ周辺に周辺回路領域がほぼ偏在して
おり、前記アレイ領域に属する電源、１＃あるいは接地
線を形成する早１の金属主配線層と、前記半導体チップ
周辺領域に４する電源線、あるいは、接地線を形成する
第２の金属主配線層とを有する半導体メモリ装置におい
て、前記アレイ領域に沿って、前記アレイ領域左右２辺
方向チップ周辺領域に延在する不Ｒ物拡牧碩域、あるい
は、不純物を含有した多結晶シリコン看によって前記第
１と第２の金属主配線層が４峡されており、他の金蛎配
＃ｌ−では接続されていないことを峙敬とする半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193190A JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193190A JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5982762A true JPS5982762A (ja) | 1984-05-12 |
| JPH0436465B2 JPH0436465B2 (ja) | 1992-06-16 |
Family
ID=16303796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193190A Granted JPS5982762A (ja) | 1982-11-02 | 1982-11-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170951A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499576U (ja) * | 1977-12-26 | 1979-07-13 |
-
1982
- 1982-11-02 JP JP57193190A patent/JPS5982762A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499576U (ja) * | 1977-12-26 | 1979-07-13 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170951A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436465B2 (ja) | 1992-06-16 |
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