JPS6297347A - ゲ−トアレイ付ワンチツプマイクロコンピユ−タ - Google Patents
ゲ−トアレイ付ワンチツプマイクロコンピユ−タInfo
- Publication number
- JPS6297347A JPS6297347A JP60237911A JP23791185A JPS6297347A JP S6297347 A JPS6297347 A JP S6297347A JP 60237911 A JP60237911 A JP 60237911A JP 23791185 A JP23791185 A JP 23791185A JP S6297347 A JPS6297347 A JP S6297347A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- section
- signal
- array section
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ付ワンチップマイクロコンビエー
タのゲートアレイ部からマイクロコンピュータ部へ入力
される信号の接続部分の構造に関する。
タのゲートアレイ部からマイクロコンピュータ部へ入力
される信号の接続部分の構造に関する。
本発明はゲートアレイ付ワンチップコンビ二一タのゲー
トアレイ部からマイクロコンビエータ部への入力信号線
にプルアップ手段とプルダウン手段を持つセルを接続し
、ゲートアレイ部に配線を焼き付けるマスク工程で、信
号をプルアップ、又はプルダウン、又はゲートアレイ部
の信号と接続のいずれかを選択できるようにし、ゲート
アレイ部の信号を繋がない場合にはプルアップ、又はプ
ルダウンを容易に行なえるようにしたものである。
トアレイ部からマイクロコンビエータ部への入力信号線
にプルアップ手段とプルダウン手段を持つセルを接続し
、ゲートアレイ部に配線を焼き付けるマスク工程で、信
号をプルアップ、又はプルダウン、又はゲートアレイ部
の信号と接続のいずれかを選択できるようにし、ゲート
アレイ部の信号を繋がない場合にはプルアップ、又はプ
ルダウンを容易に行なえるようにしたものである。
従来のゲートアレイ付ワンチップマイクロコンピュータ
では、特願昭５９−１６７０４９のようにゲートアレイ
部からマイクロコンピュータ部へ入力される信号は、そ
の配線アルミの一端をＧＡ部の周囲に配置し、ゲートア
レイ部の配線によシ必要な信号を接続するものであった
。従来例の半導体チップのレイアウト図を第２図に示す
。図中１は半導体基板、２はＲＡＭ、３はＲＯＭ、４は
ＣＰＵ部、５は入出力ボート、６は内部パスでこれらが
マイクロコンビーータ部を構成している。
では、特願昭５９−１６７０４９のようにゲートアレイ
部からマイクロコンピュータ部へ入力される信号は、そ
の配線アルミの一端をＧＡ部の周囲に配置し、ゲートア
レイ部の配線によシ必要な信号を接続するものであった
。従来例の半導体チップのレイアウト図を第２図に示す
。図中１は半導体基板、２はＲＡＭ、３はＲＯＭ、４は
ＣＰＵ部、５は入出力ボート、６は内部パスでこれらが
マイクロコンビーータ部を構成している。
７はゲートアレイ部で８は入出力セμ、９がべ−Ｖツク
セμの並びである。ゲートアレイ部とマイクロコンビエ
ータ部の境界部分にはゲートアレイ部と接続できるよう
に各種の信号のアルミ配線の一端が置かれている。図中
１０は割込み信号でゲートアレイ部からマイクロコンビ
エータ部への入力信号である。又、ゲートアレイ部に導
入する信号には、固定的に電源電圧のＶＤＤ又はＶＢ２
を与える信号線も必要である。ゲートアレイ部からマイ
クロコンビエータ部へ入力する信号が使われない場合に
は、この信号にはＶＤＤ又は■Ｉの１１１．ＥＥｌ。
セμの並びである。ゲートアレイ部とマイクロコンビエ
ータ部の境界部分にはゲートアレイ部と接続できるよう
に各種の信号のアルミ配線の一端が置かれている。図中
１０は割込み信号でゲートアレイ部からマイクロコンビ
エータ部への入力信号である。又、ゲートアレイ部に導
入する信号には、固定的に電源電圧のＶＤＤ又はＶＢ２
を与える信号線も必要である。ゲートアレイ部からマイ
クロコンビエータ部へ入力する信号が使われない場合に
は、この信号にはＶＤＤ又は■Ｉの１１１．ＥＥｌ。
を与えることにマイクロコンビエータ部が不安定な動作
をしたシ、あるいはこの信号が入力されるゲート回路に
ショー）を流が流れること防がなければならない。
をしたシ、あるいはこの信号が入力されるゲート回路に
ショー）を流が流れること防がなければならない。
このため、前記ＶＤＤ又はＶＳＳを与える信号をゲート
アレイ部の配線により繋ぐ必要があった。
アレイ部の配線により繋ぐ必要があった。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では限られた配線領域がＶＤＤ又はＶＳＳ
与えるためだけに使用され無駄と言わざるを得ない。
述の従来技術では限られた配線領域がＶＤＤ又はＶＳＳ
与えるためだけに使用され無駄と言わざるを得ない。
そこで本発明はこのような問題を解決するものでその目
的とするところは、配線領域を有効に利用できるように
することである。更に別の目的は、ＣＡＤによる自動化
の容易な方法を提供することにある。、 〔問題点を解決するだめの手段〕 本発明のゲートアレイ付きワンチップマイクロコンピュ
ータは、必要に応じゲートアレイ部からの入力を可能に
したマイクロコンビエータ部の信号に接続され、ゲート
アレイ部とコンピュータ部の境界に置かれ、ゲートアレ
イ部に配線を焼き付けるマスク工程で、該信号線を１μ
アツプ、又はプルダウン、又はゲートアレイ部内の信号
との接続と選択できるインターフェース用セルヲ持つこ
とを特徴とする。
的とするところは、配線領域を有効に利用できるように
することである。更に別の目的は、ＣＡＤによる自動化
の容易な方法を提供することにある。、 〔問題点を解決するだめの手段〕 本発明のゲートアレイ付きワンチップマイクロコンピュ
ータは、必要に応じゲートアレイ部からの入力を可能に
したマイクロコンビエータ部の信号に接続され、ゲート
アレイ部とコンピュータ部の境界に置かれ、ゲートアレ
イ部に配線を焼き付けるマスク工程で、該信号線を１μ
アツプ、又はプルダウン、又はゲートアレイ部内の信号
との接続と選択できるインターフェース用セルヲ持つこ
とを特徴とする。
第１図は本発明の実施例におけるゲートアレイ付ワンチ
ップマイクロコンピュータの半導体チップのレイアウト
図である。図中１１はインターフェーヌ七ルではある。
ップマイクロコンピュータの半導体チップのレイアウト
図である。図中１１はインターフェーヌ七ルではある。
第３図は第１図の実施例におけるインターフェース七μ
のパターン図である。この実施例ではＣＭＯ８構造７μ
ミニ層配線を用いている。図中１２がインターフェース
セルである。１６．１８は各々電流ＶＤＤとＶＢ１１の
第二層アルミである。１７はウニμの境界を示し上側が
Ｎ−ウェル、下側がＰ−ウニ〃領域である。１４．１５
はＮ＋拡散で、１５は電源ＶＤＤからＮ−ウニμに電位
を与えるための拡散で電源の第二層アルミから第一層の
アルミを経由してＮ十拡散に繋がっている。一方、１４
はＮ−ウニｙよりＶＤＤの電位を得る拡散で、これは第
一層のアルミに繋っている。１９．２０はＰ十拡散で、
１４，１５と同様１９はＰ−ウェルに電位を与え、２０
がＮ−ウニ〜よシＶ ｓ ｓ（Ｑ ’！！ 位ヲ得るも
のである。１３はポリシリコンの信号線でポリシリコン
と第一層アルミとのコンタクト２１゜２２９２３を持っ
ている。電線１６の°上側がマイクロコンビーータ部で
１３はその入力信号であム電源１８の下側がゲートアレ
イ部で、ゲートアレイ部内の配線は２層のアルミを使っ
て行なわれ、グー１フ〜４部内からマイクロコンビエー
タ部への信号の入力はコンタクト２５に第一層のアルミ
によりｉ続することによ多形成される。そしてゲートア
レイ部からの信号を必要としない場合にはコンタクト２
１とＮ十拡散１４を第一層のアルミで繋いでプルアップ
するか、あるいはコンタクト２２とＰ十拡散２０を第一
層アルミで気いてプルダウンをする。このセルはマイク
ロコンピュータ部をゲートアレイ部の境界に並べられゲ
ートアレイ部からマイクロコンビエータ部に入力される
信号線の各々に接続される。
のパターン図である。この実施例ではＣＭＯ８構造７μ
ミニ層配線を用いている。図中１２がインターフェース
セルである。１６．１８は各々電流ＶＤＤとＶＢ１１の
第二層アルミである。１７はウニμの境界を示し上側が
Ｎ−ウェル、下側がＰ−ウニ〃領域である。１４．１５
はＮ＋拡散で、１５は電源ＶＤＤからＮ−ウニμに電位
を与えるための拡散で電源の第二層アルミから第一層の
アルミを経由してＮ十拡散に繋がっている。一方、１４
はＮ−ウニｙよりＶＤＤの電位を得る拡散で、これは第
一層のアルミに繋っている。１９．２０はＰ十拡散で、
１４，１５と同様１９はＰ−ウェルに電位を与え、２０
がＮ−ウニ〜よシＶ ｓ ｓ（Ｑ ’！！ 位ヲ得るも
のである。１３はポリシリコンの信号線でポリシリコン
と第一層アルミとのコンタクト２１゜２２９２３を持っ
ている。電線１６の°上側がマイクロコンビーータ部で
１３はその入力信号であム電源１８の下側がゲートアレ
イ部で、ゲートアレイ部内の配線は２層のアルミを使っ
て行なわれ、グー１フ〜４部内からマイクロコンビエー
タ部への信号の入力はコンタクト２５に第一層のアルミ
によりｉ続することによ多形成される。そしてゲートア
レイ部からの信号を必要としない場合にはコンタクト２
１とＮ十拡散１４を第一層のアルミで繋いでプルアップ
するか、あるいはコンタクト２２とＰ十拡散２０を第一
層アルミで気いてプルダウンをする。このセルはマイク
ロコンピュータ部をゲートアレイ部の境界に並べられゲ
ートアレイ部からマイクロコンビエータ部に入力される
信号線の各々に接続される。
以上述べたように本発明によれば、ゲートアレイ部から
の入力を必要としない信号は、インターフユース用セル
の内部でプルアップ又はプルダウンが行なわれるのでゲ
ートアレイ部に余計な配線をする必要がなくなる。又、
本発明のインターフェース用セルは電源アルミの領域を
利用することができるのでこのセルを並べることによる
面積の増加はない。又多くの信号に対して同じセルを使
うことにより、プルアップ又は、プルダウンのための第
一層アルミの付加のし方は般準化できる。
の入力を必要としない信号は、インターフユース用セル
の内部でプルアップ又はプルダウンが行なわれるのでゲ
ートアレイ部に余計な配線をする必要がなくなる。又、
本発明のインターフェース用セルは電源アルミの領域を
利用することができるのでこのセルを並べることによる
面積の増加はない。又多くの信号に対して同じセルを使
うことにより、プルアップ又は、プルダウンのための第
一層アルミの付加のし方は般準化できる。
このことは実際にこの処理を行うＣＡＤシステムのプロ
グラミングを容易にすることができる。
グラミングを容易にすることができる。
第１図は本発明のゲートアレイ付ワンチップマイクロコ
ンピュータの半導体チップのレイアウト図０ １１・・・・・・インターフェースセル第２図は従来の
ゲートアレイ付ワンチップマイクロコンピュータの半導
体チップのレイアウト図。 第５図は第１図中のインターフェースセルのパターン図
。 １３・・・・・・ポリシリコンの信号線１４ 、１５−
・・・・・Ｎ十拡散 １６・・・・・・電源（ＶＤＤ）アルミ１７・・・・・
・ウニμ境界 １Ｂ・・・・・・電＃（Ｖｓｓ）アルミ１９．２０−・
・・・・Ｐ十拡散 ２１ ．２２．２３・・・・・・ポリシリコンと第１＃
アルミのコンタクト 以上
ンピュータの半導体チップのレイアウト図０ １１・・・・・・インターフェースセル第２図は従来の
ゲートアレイ付ワンチップマイクロコンピュータの半導
体チップのレイアウト図。 第５図は第１図中のインターフェースセルのパターン図
。 １３・・・・・・ポリシリコンの信号線１４ 、１５−
・・・・・Ｎ十拡散 １６・・・・・・電源（ＶＤＤ）アルミ１７・・・・・
・ウニμ境界 １Ｂ・・・・・・電＃（Ｖｓｓ）アルミ１９．２０−・
・・・・Ｐ十拡散 ２１ ．２２．２３・・・・・・ポリシリコンと第１＃
アルミのコンタクト 以上
Claims (1)
- 同一の半導体基板上にマイクロコンピユータ部とゲート
アレイ部を持ち相互の間に信号の配線を可能にしたゲー
トアレイ付ワンチツプマイクロコンピユータに於て、必
要に応じゲートアレイ部からの入力を可能にしたマイク
ロコンピユータ部の信号に接続され、ゲートアレイ部と
コンピユータ部の境界に置かれ、ゲートアレイ部に配線
を焼き付けるマスク工程で該、信号線をプルアツプ又は
プルダウン、又はゲート、アレイ部内の信号との接続を
選択できるインターフエース用セルを持つことを特徴と
するゲートアレイ付ワンチツプマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237911A JPS6297347A (ja) | 1985-10-24 | 1985-10-24 | ゲ−トアレイ付ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237911A JPS6297347A (ja) | 1985-10-24 | 1985-10-24 | ゲ−トアレイ付ワンチツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297347A true JPS6297347A (ja) | 1987-05-06 |
Family
ID=17022264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237911A Pending JPS6297347A (ja) | 1985-10-24 | 1985-10-24 | ゲ−トアレイ付ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297347A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417448A (en) * | 1987-07-10 | 1989-01-20 | Matsushita Electric Industrial Co Ltd | Semiconductor integrated circuit |
| JPH02164051A (ja) * | 1988-12-19 | 1990-06-25 | Hitachi Ltd | 半導体装置 |
| JPH0340074A (ja) * | 1989-07-06 | 1991-02-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0689990A (ja) * | 1992-04-29 | 1994-03-29 | Motorola Inc | ゲートアレイ |
| US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
-
1985
- 1985-10-24 JP JP60237911A patent/JPS6297347A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417448A (en) * | 1987-07-10 | 1989-01-20 | Matsushita Electric Industrial Co Ltd | Semiconductor integrated circuit |
| JPH02164051A (ja) * | 1988-12-19 | 1990-06-25 | Hitachi Ltd | 半導体装置 |
| US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
| JPH0340074A (ja) * | 1989-07-06 | 1991-02-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0689990A (ja) * | 1992-04-29 | 1994-03-29 | Motorola Inc | ゲートアレイ |
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