JPS5983243A - シリアルデ−タ入力装置 - Google Patents
シリアルデ−タ入力装置Info
- Publication number
- JPS5983243A JPS5983243A JP57192995A JP19299582A JPS5983243A JP S5983243 A JPS5983243 A JP S5983243A JP 57192995 A JP57192995 A JP 57192995A JP 19299582 A JP19299582 A JP 19299582A JP S5983243 A JPS5983243 A JP S5983243A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- data
- bits
- counter
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルに転送されたデータをノくラレルデー
タに変換してマイクロコンピュータに取り込むシリアル
データ入力装置に関する。
タに変換してマイクロコンピュータに取り込むシリアル
データ入力装置に関する。
従来例の構成とその問題点
従来、この種のシリアルデータ入力装置は、シリアルに
入力されたデータをシフトレジスタへ１ビツトずつサン
プルし取り込むと共に、取り込んだビット数をカウンタ
によりカウントし、所定の第１のビット数に達しだ事を
検出した時点で、割り込み処理等の手段により、シフト
レジスタの内容ヲマイクロコンピュータの内部バス等に
転送する事により実現されている。
入力されたデータをシフトレジスタへ１ビツトずつサン
プルし取り込むと共に、取り込んだビット数をカウンタ
によりカウントし、所定の第１のビット数に達しだ事を
検出した時点で、割り込み処理等の手段により、シフト
レジスタの内容ヲマイクロコンピュータの内部バス等に
転送する事により実現されている。
第１図はこの構成を、第２図にその動作を説明するタイ
ミング図を示すもので、シリアル入力データＡは、クロ
ックパルス発生回路１により発生シタクロックパルスＢ
によって駆動される段数８のシフトレジスタ２に、１ビ
ツトずつサンプルされ、格納、シフトされる。一方、８
進カウンタ３はクロックパルスＢを８分周したパルスＣ
を発生する事によりシフトレジスタ２がシリアル入力デ
ータを８ビット取り込み終った事を検出する。うは、上
記パルスＣを受け、その時点における７７トレジスタ２
の内容をラッチする。ラッチされた内容ハ例えば、マイ
クロコンピュータノデータバス５等へ転送される。以上
の動作を繰り返す事によりシフトレジシタ２にシリアル
データＡを８ビット取り込む毎に、入力シリアルデータ
はシリアルパラレル変換され、その内容がラッチ回路４
へ格納される。
ミング図を示すもので、シリアル入力データＡは、クロ
ックパルス発生回路１により発生シタクロックパルスＢ
によって駆動される段数８のシフトレジスタ２に、１ビ
ツトずつサンプルされ、格納、シフトされる。一方、８
進カウンタ３はクロックパルスＢを８分周したパルスＣ
を発生する事によりシフトレジスタ２がシリアル入力デ
ータを８ビット取り込み終った事を検出する。うは、上
記パルスＣを受け、その時点における７７トレジスタ２
の内容をラッチする。ラッチされた内容ハ例えば、マイ
クロコンピュータノデータバス５等へ転送される。以上
の動作を繰り返す事によりシフトレジシタ２にシリアル
データＡを８ビット取り込む毎に、入力シリアルデータ
はシリアルパラレル変換され、その内容がラッチ回路４
へ格納される。
しかし例えば、シリアルデータが、意味のある連続した
所定の第２のビット数のフレーム単位に区切られている
場合において、上記第２のビット数が上記第１のビット
数の整数倍になっていない場合、従来の方法によってそ
のままマイクロコンピュータへデータの取り込みを行う
と、上記フレームの切れ目とシフトレジスタからマイク
ロコンピュータへデータを転送するタイミングが一致し
なくなるため、例えば連続したフレームを上記第１のビ
ット数（通常、「語」と称される。）単位で、マイクロ
コンピュータで処理する際に、上記の不一致の補償をソ
フトウェアで行なわねばならず、処理速度の面で不利と
なる欠点がある。
所定の第２のビット数のフレーム単位に区切られている
場合において、上記第２のビット数が上記第１のビット
数の整数倍になっていない場合、従来の方法によってそ
のままマイクロコンピュータへデータの取り込みを行う
と、上記フレームの切れ目とシフトレジスタからマイク
ロコンピュータへデータを転送するタイミングが一致し
なくなるため、例えば連続したフレームを上記第１のビ
ット数（通常、「語」と称される。）単位で、マイクロ
コンピュータで処理する際に、上記の不一致の補償をソ
フトウェアで行なわねばならず、処理速度の面で不利と
なる欠点がある。
発明の目的
本発明は前述したフレームの切れ目と、シフトレジスタ
からマイクロコンピュータへデータを転送するタイミン
グの不一致を補償して、データ取り込み以後のマイクロ
コンピュータのソフトウェブの負担を軽減し処理速度を
向上させることを目的とする。
からマイクロコンピュータへデータを転送するタイミン
グの不一致を補償して、データ取り込み以後のマイクロ
コンピュータのソフトウェブの負担を軽減し処理速度を
向上させることを目的とする。
発明の構成
本発明はシフトレジスタに取り込んだビット数をカウン
トするカウンタにダミーとなる高速のパルス列を供給し
てフレームの切れ目とシフトレジスタからマイクロコン
ピュータへデータを転送するタイミングの不一致を補償
するようにしたシリアルデータ入力装置である。
トするカウンタにダミーとなる高速のパルス列を供給し
てフレームの切れ目とシフトレジスタからマイクロコン
ピュータへデータを転送するタイミングの不一致を補償
するようにしたシリアルデータ入力装置である。
実施例の説明
以下本発明の具体的な実施例について詳細に説明する。
第３図は本発明によるシリアルデータ入力装置の実施例
を示すブロック図、第４図はその動作を説明するだめの
タイミング図である。
を示すブロック図、第４図はその動作を説明するだめの
タイミング図である。
なお第３図の実施例は第４図Ｅに示した、３１ビツト長
のフレーム毎に区切られたシリアルデータを入力する場
合の例である。。
のフレーム毎に区切られたシリアルデータを入力する場
合の例である。。
第３図において、１から５までは第１図の１から６まで
の各部分と同じものであり、説明を省略する。図中点線
で囲んだ部分が本発明の特徴とする部分である。図中３
１進カウンタ１１は、クロックパルス発生装置１の出力
Ｆを３１分周したパルスＧを発生し、パルス列発生器１
２は上記パルスＧを受けて、新だに１個のパルス列を発
生し、オアゲート１３の一方へ入力される。また、オア
ゲート１３のもう一方の入力端子にはクロックパルス発
生回路１の出力Ｆが入力される。オアゲート１３の出力
がシフトレジスタ２及び８進カウンタ３の入力となり、
残りの部分の動作は、第１図の装置と同じである。
の各部分と同じものであり、説明を省略する。図中点線
で囲んだ部分が本発明の特徴とする部分である。図中３
１進カウンタ１１は、クロックパルス発生装置１の出力
Ｆを３１分周したパルスＧを発生し、パルス列発生器１
２は上記パルスＧを受けて、新だに１個のパルス列を発
生し、オアゲート１３の一方へ入力される。また、オア
ゲート１３のもう一方の入力端子にはクロックパルス発
生回路１の出力Ｆが入力される。オアゲート１３の出力
がシフトレジスタ２及び８進カウンタ３の入力となり、
残りの部分の動作は、第１図の装置と同じである。
第３図に示した装置で第４図Ｅに示したシリアルデータ
を入力すると、入力を開始してデータを２４ビット取り
込む１では、８進カウンタ３は、データを８ビツトシフ
トレジスタ２に取り込む毎に、シフトレジスタ２の内容
をラッチ回路４ヘラツテするためのパルスＪを出力する
ので第１図の装置の動作と同じである。尚、シリアルデ
ータＥの取り込み開始の時点ではカウンタ３及び１１は
、リセットされているものとする。データを３１ビット
取り込んだ時点では、３１進カウンタ１１がパルスＧを
出力し、そのパルスＧを受けてパルス列発生回路１２に
よって発生された、ダミーとなるパルスＨが、オアゲー
ト１３を通じてクロックパルスＦに付加され、これが、
８進カウンタ３の入力、工となる。
を入力すると、入力を開始してデータを２４ビット取り
込む１では、８進カウンタ３は、データを８ビツトシフ
トレジスタ２に取り込む毎に、シフトレジスタ２の内容
をラッチ回路４ヘラツテするためのパルスＪを出力する
ので第１図の装置の動作と同じである。尚、シリアルデ
ータＥの取り込み開始の時点ではカウンタ３及び１１は
、リセットされているものとする。データを３１ビット
取り込んだ時点では、３１進カウンタ１１がパルスＧを
出力し、そのパルスＧを受けてパルス列発生回路１２に
よって発生された、ダミーとなるパルスＨが、オアゲー
ト１３を通じてクロックパルスＦに付加され、これが、
８進カウンタ３の入力、工となる。
従って、シリアル入力データを３１ビット取り込んだ時
点でも、８進カウンタ３は、ラッチ用パルスＩを出力す
るため、第４図Ｅのデータのフレ−ムの切れ口壬と、ラ
ッチのタイミング３１′を見かけ上一致させる事ができ
る。
点でも、８進カウンタ３は、ラッチ用パルスＩを出力す
るため、第４図Ｅのデータのフレ−ムの切れ口壬と、ラ
ッチのタイミング３１′を見かけ上一致させる事ができ
る。
発明の効果
以上のように本発明はシフトレジスタに取り込んだビッ
ト数をカウントするカウンタに、ダミーとなる高速のパ
ルス列を供給してフレームの切れ目とシフトレジスタか
らマイクロコンピュータへデータ転送するタイミングの
不一致を補償するようにしたシリアルデータ入力装置を
提供するものでアリ、シリアル入力データのフレームの
切れ目と、シフトレジスタの内容をマイクロコンピュー
タへ転送するタイミングが一致しない場合に、これを補
償する事ができ、データ取り込み以後のマイクロコンピ
ュータ側のソフトウェア負担を軽減して処理速度の向上
がはかれる。
ト数をカウントするカウンタに、ダミーとなる高速のパ
ルス列を供給してフレームの切れ目とシフトレジスタか
らマイクロコンピュータへデータ転送するタイミングの
不一致を補償するようにしたシリアルデータ入力装置を
提供するものでアリ、シリアル入力データのフレームの
切れ目と、シフトレジスタの内容をマイクロコンピュー
タへ転送するタイミングが一致しない場合に、これを補
償する事ができ、データ取り込み以後のマイクロコンピ
ュータ側のソフトウェア負担を軽減して処理速度の向上
がはかれる。
第１図は従来のシリアルデータ入力装置の一実施例を示
すブロック図、第２図は、第１図のブロック図の動作を
説明するだめのタイミング図、第３図は本発明によるシ
リアルデータ入力装置の実施例を示すブロック図、第４
図は第３図のブロック図の動作を説明するだめのタイミ
ング図である。 １・・・・・・クロックパルス発生回路、２・・・・・
・シフトレジスタ、３・・・・・・８進カウンタ、４・
・・・・・ラッチ回路、５・・・・・・データバス、１
１・・・・・・３１進カウンタ、１２・・・・・・パル
ス列発生回路、１３・・・・・・オアゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
＠ ／ 第２図 − 第３図
すブロック図、第２図は、第１図のブロック図の動作を
説明するだめのタイミング図、第３図は本発明によるシ
リアルデータ入力装置の実施例を示すブロック図、第４
図は第３図のブロック図の動作を説明するだめのタイミ
ング図である。 １・・・・・・クロックパルス発生回路、２・・・・・
・シフトレジスタ、３・・・・・・８進カウンタ、４・
・・・・・ラッチ回路、５・・・・・・データバス、１
１・・・・・・３１進カウンタ、１２・・・・・・パル
ス列発生回路、１３・・・・・・オアゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
＠ ／ 第２図 − 第３図
Claims (1)
- （１）データサンプリングパルスにより入力シリアルデ
ータを１ビツトずつサンプルして取り込み、その内容を
所定のビット数にわたシ一時的に記憶する手段と、入力
シリアルデータのフレームの切れ目に対応したパルスを
発生する手段と、前記データサンプリングパルス に対応したパルスを計数して前記所定のビット数に対応
する数を計数したとき前記記憶手段の記憶内容を読み出
す手段とを具備したことを特徴とするシリアルデータ入
力装置。 に）） フレームの切れ目に対応したパルスを発生する
手段が各フレームにおけるビット数のデ・−タサンプリ
ングパルスを計数す゛るカウンタと、このカウンタが所
定数のサンプリングパルスを計数したとき前記サンプリ
ングパルスに対して十分に高速な所定の個数のパルスを
発生するパルス発生回路とより成る特許請求の範囲第１
項記載のシリアルデータ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192995A JPS5983243A (ja) | 1982-11-02 | 1982-11-02 | シリアルデ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192995A JPS5983243A (ja) | 1982-11-02 | 1982-11-02 | シリアルデ−タ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983243A true JPS5983243A (ja) | 1984-05-14 |
| JPH0134493B2 JPH0134493B2 (ja) | 1989-07-19 |
Family
ID=16300466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192995A Granted JPS5983243A (ja) | 1982-11-02 | 1982-11-02 | シリアルデ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176021A (ja) * | 1987-01-16 | 1988-07-20 | Nec Corp | 直列並列変換回路 |
| JPH01303941A (ja) * | 1988-06-01 | 1989-12-07 | Nippon Telegr & Teleph Corp <Ntt> | シリアルデータの表示回路 |
-
1982
- 1982-11-02 JP JP57192995A patent/JPS5983243A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176021A (ja) * | 1987-01-16 | 1988-07-20 | Nec Corp | 直列並列変換回路 |
| JPH01303941A (ja) * | 1988-06-01 | 1989-12-07 | Nippon Telegr & Teleph Corp <Ntt> | シリアルデータの表示回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0134493B2 (ja) | 1989-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07327021A (ja) | パストレースバイト収集回路 | |
| JPH0134493B2 (ja) | ||
| JPH06197009A (ja) | 出力ラッチ機能付カウンタ | |
| JP2764590B2 (ja) | 信号中継装置 | |
| JP2725419B2 (ja) | 計数回路 | |
| JPH0652215A (ja) | 行列演算プロセッサ | |
| SU999042A1 (ru) | Устройство дл сравнени чисел с допуском | |
| JPS63187921A (ja) | アナログ・デジタル信号変換器 | |
| JP3443215B2 (ja) | シリアル入力及び出力装置 | |
| KR890006194Y1 (ko) | 병렬 데이타의 직렬 전송회로 | |
| KR960000827Y1 (ko) | 컴퓨터 로직의 정밀내삽 카운트 회로 | |
| JPH01265609A (ja) | 擬似乱数発生装置 | |
| KR920003268B1 (ko) | 어드레스 발생 시스템 | |
| SU792574A1 (ru) | Синхронизирующее устройство | |
| JPS626734Y2 (ja) | ||
| KR890006529Y1 (ko) | 병렬 입출력 상향 카운터 | |
| JPS6315352A (ja) | シリアル入出力回路 | |
| JPH03292698A (ja) | シフトレジスタ回路 | |
| JPS60136830A (ja) | 演算処理装置 | |
| JPH05199275A (ja) | データ通信速度変換処理回路 | |
| JPH0287721A (ja) | アナログ入力装置 | |
| JPH05216821A (ja) | ワードシリアル出力回路の同期方式 | |
| JPS62288998A (ja) | デ−タ収集伝送方式 | |
| JPH05227133A (ja) | パリティチェック回路 | |
| JPH01296326A (ja) | クロック駆動回路 |