JPS598353A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS598353A JPS598353A JP57117969A JP11796982A JPS598353A JP S598353 A JPS598353 A JP S598353A JP 57117969 A JP57117969 A JP 57117969A JP 11796982 A JP11796982 A JP 11796982A JP S598353 A JPS598353 A JP S598353A
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- JP
- Japan
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- substrate
- impurity layer
- conductivity type
- oxide film
- integrated circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導集積回路装置に係シ、特にその各素子の
分離手法に関するものである。
分離手法に関するものである。
従来、半導体集積回路装置特にＭＯ８型半導体集積回路
装置に於ける各素子間の分離に於ては、基板平面上に基
板と同一導電型の高濃度不純物層（ガードリング不純物
層）と、該不純物層上に選択酸化を用いて厚い酸化膜（
フィールド酸化膜）を配したガードリング領域が用いら
れてきた。この手法に於ては選択酸化時にフィールド酸
化膜及びカードリング不純物層の素子領域内へのくい込
みが生ずるため、超高集積素子に対しては不利である。
装置に於ける各素子間の分離に於ては、基板平面上に基
板と同一導電型の高濃度不純物層（ガードリング不純物
層）と、該不純物層上に選択酸化を用いて厚い酸化膜（
フィールド酸化膜）を配したガードリング領域が用いら
れてきた。この手法に於ては選択酸化時にフィールド酸
化膜及びカードリング不純物層の素子領域内へのくい込
みが生ずるため、超高集積素子に対しては不利である。
これを解決する方法として、素子領域とガードリング領
域を基板主表面に対して垂直に分離する方法がある。該
垂直分離構造に於て、インターナショナル・エレクトロ
ン・デバイス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ） ｌｐ。
域を基板主表面に対して垂直に分離する方法がある。該
垂直分離構造に於て、インターナショナル・エレクトロ
ン・デバイス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ） ｌｐ。
３８０頁（１９８１）に報告されている如く、垂直に分
離した側面に於て所望されない側面チャンネ、ルが形成
され、素子のカット・オフ（Ｃｕｔ−ＯＦＦ’）特性に
悪影響を及ぼす、。
離した側面に於て所望されない側面チャンネ、ルが形成
され、素子のカット・オフ（Ｃｕｔ−ＯＦＦ’）特性に
悪影響を及ぼす、。
又該垂直分離構造を実現する一手法がＪｎｔｅｒ−ｎａ
ｔｉｏｎａｌ Ｅｌｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｃｔｉｎｇ第３８４頁（１９８１に示されている。、該
手法に於て側面チャネル防止の基板と同一導電型不純物
層の形成を低部の高濃度カードリング不純物層と同時に
イオン注入法で形成している。該方法では基板面内の任
意の向に配置された傾斜を持たない垂直側面構造を有す
る場合には、側面に側面チャネル防止用基板と同一導電
型不純物層を導入することは困難である。又該手法に於
て、基板主表面の低部のガードリング不純物層上に配置
する厚いフィールド絶縁膜は、側面段部の高エツチング
速糺、及びリフトオフ法を利用した２度の絶縁膜の成長
によシ実現されているが 側面段部と平坦部と堆積絶縁
物のエツチング速度が相違するのであるから側面段部の
構造、形状でそのエツチング速度が変化し制御が難しく
、製法が複雑である。
ｔｉｏｎａｌ Ｅｌｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ
ｃｔｉｎｇ第３８４頁（１９８１に示されている。、該
手法に於て側面チャネル防止の基板と同一導電型不純物
層の形成を低部の高濃度カードリング不純物層と同時に
イオン注入法で形成している。該方法では基板面内の任
意の向に配置された傾斜を持たない垂直側面構造を有す
る場合には、側面に側面チャネル防止用基板と同一導電
型不純物層を導入することは困難である。又該手法に於
て、基板主表面の低部のガードリング不純物層上に配置
する厚いフィールド絶縁膜は、側面段部の高エツチング
速糺、及びリフトオフ法を利用した２度の絶縁膜の成長
によシ実現されているが 側面段部と平坦部と堆積絶縁
物のエツチング速度が相違するのであるから側面段部の
構造、形状でそのエツチング速度が変化し制御が難しく
、製法が複雑である。
本発明は上記欠点を除去し、確実に側面チャンネル形成
を防止し、簡単で安定したフィールド絶縁物を形成した
垂直分離構造の半導体集積回路装置を提供するものであ
る。
を防止し、簡単で安定したフィールド絶縁物を形成した
垂直分離構造の半導体集積回路装置を提供するものであ
る。
本発明によれば、垂直分離構造の側面部に拡散法で確実
に側面チャネル防止不純物層を形成し、しかる後フィー
ルド絶縁膜を堆積成長させ、表面平滑材で該堆積された
基板表面を覆い、反応スパッター法を用いて一度にフィ
ールド絶縁膜部を形成することによる簡単製法で安定し
た特性を持つ超高密度半導体集積回路装置が得られるも
のである。
に側面チャネル防止不純物層を形成し、しかる後フィー
ルド絶縁膜を堆積成長させ、表面平滑材で該堆積された
基板表面を覆い、反応スパッター法を用いて一度にフィ
ールド絶縁膜部を形成することによる簡単製法で安定し
た特性を持つ超高密度半導体集積回路装置が得られるも
のである。
次に本発明の一実施例を図を参照に説明する。
第１図に示す如く、比抵抗１０〜１５Ω・ＣｌＴｌ Ｐ
型シリコン基板１０の一生表面上に酸化膜１１を７００
°Ａ成長させフォトレジスト材１２を塗布し写真蝕刻法
を用いてガードリングとなる領域を開口させ、ＣＦ、系
ガスを用いた反応スパッタ装置で露光された酸化膜をエ
ツチングし、引き続き同装置でＣｃｌ。
型シリコン基板１０の一生表面上に酸化膜１１を７００
°Ａ成長させフォトレジスト材１２を塗布し写真蝕刻法
を用いてガードリングとなる領域を開口させ、ＣＦ、系
ガスを用いた反応スパッタ装置で露光された酸化膜をエ
ツチングし、引き続き同装置でＣｃｌ。
系ガスを用いて垂直分離構造を造るべく露出されたシリ
コン基板光面を０８μｍエツチングし第２図の構造を得
る。
コン基板光面を０８μｍエツチングし第２図の構造を得
る。
しかる後、基板と同一導電型不純物を加速エネルギーｉ
ｏ ＯＫｅ Ｖ、ドーズ量１０′２〜１０′８１ｏｎ
／ｃｍ２テアオドレジスト材１２をマスク材とし２、イ
オン注入しガードリング不純物層１３を基板表面の低部
に形成し、フォトレジスト材１２を除去した後、酸化膜
１１をマスクとして側面部］、 Ｏａの表面領し、該熱
拡散で堆積した不純物ガラス層を除去し。
ｏ ＯＫｅ Ｖ、ドーズ量１０′２〜１０′８１ｏｎ
／ｃｍ２テアオドレジスト材１２をマスク材とし２、イ
オン注入しガードリング不純物層１３を基板表面の低部
に形成し、フォトレジスト材１２を除去した後、酸化膜
１１をマスクとして側面部］、 Ｏａの表面領し、該熱
拡散で堆積した不純物ガラス層を除去し。
第３図を得る。
次にフィールド絶縁膜となる酸化膜１５をプラズマ法又
は気相成長を用いて１．０μｍ成長させた後、９００℃
０２雰囲気で熱処理を処して、フォトレジスト材１６を
塗布し第４図の構造を得る。ここでフォトレジスト材は
凹凸を持つ基板表面に対し、高部に薄く、低部に即くコ
ーティングされて、表面を平滑化し、続く全面エツチン
゛グに利用するものである。
は気相成長を用いて１．０μｍ成長させた後、９００℃
０２雰囲気で熱処理を処して、フォトレジスト材１６を
塗布し第４図の構造を得る。ここでフォトレジスト材は
凹凸を持つ基板表面に対し、高部に薄く、低部に即くコ
ーティングされて、表面を平滑化し、続く全面エツチン
゛グに利用するものである。
該平滑化された表面をＣＦ、系ガスの反応スノくツタ装
置を用いて酸化膜１１を露出させるまで全面エツチング
し第５図を得る。この反応スノ（ツタエツチングに際し
フォトレジスト材と堆積された酸化膜とがほぼ等しいエ
ツチング速度でエツチングされるガス等のエツチング条
件を選ぶことが望ましい。
置を用いて酸化膜１１を露出させるまで全面エツチング
し第５図を得る。この反応スノ（ツタエツチングに際し
フォトレジスト材と堆積された酸化膜とがほぼ等しいエ
ツチング速度でエツチングされるガス等のエツチング条
件を選ぶことが望ましい。
しかる残存された薄い酸化膜１１を除去した後通常のシ
リコンゲー）ＭＯ８製造方法に従ってゲート酸化膜１７
、多結晶シリコンゲート電極１８、ソース及びドレイン
を形成する基板と逆導電型不純物層２１、層間絶縁膜１
９を形成し電極数υ出し部を開口した後、Ａノ配線電極
２０を形成し第６図に示すＭＯ８型半導体集積回路装置
を得る。第６図はチャンネルと垂直な方向での切断面を
示したが、チャンネルと平行な切断面は第７図に示す。
リコンゲー）ＭＯ８製造方法に従ってゲート酸化膜１７
、多結晶シリコンゲート電極１８、ソース及びドレイン
を形成する基板と逆導電型不純物層２１、層間絶縁膜１
９を形成し電極数υ出し部を開口した後、Ａノ配線電極
２０を形成し第６図に示すＭＯ８型半導体集積回路装置
を得る。第６図はチャンネルと垂直な方向での切断面を
示したが、チャンネルと平行な切断面は第７図に示す。
この発明に於て上記に説明した如く、チャンネル領域又
は基板と逆導電型領域に接するのは浅い低濃度の不純物
層のみで、該領域は高濃度ガードリング不純物層とは完
全に分離されておシ、ガードリング領域を非常に狭くと
ってもその不純物濃度は自由に選択でき、しかも側面チ
ャンネル防止不純物層が導入されているので超高密度半
導体集積回路装置が得られるものである。。
は基板と逆導電型領域に接するのは浅い低濃度の不純物
層のみで、該領域は高濃度ガードリング不純物層とは完
全に分離されておシ、ガードリング領域を非常に狭くと
ってもその不純物濃度は自由に選択でき、しかも側面チ
ャンネル防止不純物層が導入されているので超高密度半
導体集積回路装置が得られるものである。。
以上の実施例に於て、半導体基板及び種々の半導体不純
物層の導電型は必要に応じて任意に変更可能であシ、又
第２図に於て必要に応じ酸化膜１１とフォトレジスト材
の間に別のマスク材、例えばシリコン窒化膜を挿入して
もよく、第３図の側面チャンネル防止不純物層の形成は
、該不純物を含んだ堆積絶縁酸化膜１５からの熱拡散で
あってもよい。さらに第４図で説明したフォトレジスト
材１６は、表面平滑作用があシ、シかも続く全面エツチ
ング装置で堆積酸化膜１５とほぼ等しいエツチング速度
を有する物質例えばシリカフィルム等
物層の導電型は必要に応じて任意に変更可能であシ、又
第２図に於て必要に応じ酸化膜１１とフォトレジスト材
の間に別のマスク材、例えばシリコン窒化膜を挿入して
もよく、第３図の側面チャンネル防止不純物層の形成は
、該不純物を含んだ堆積絶縁酸化膜１５からの熱拡散で
あってもよい。さらに第４図で説明したフォトレジスト
材１６は、表面平滑作用があシ、シかも続く全面エツチ
ング装置で堆積酸化膜１５とほぼ等しいエツチング速度
を有する物質例えばシリカフィルム等
第１図〜第６図はこの発明の一実施例の各工程に於ける
ＭＯ８型半導体集積回路装置のチャンネルに垂直な一断
面図であって、第７図は該装置のチャンネルに平行な一
断面図である。 図中に於て、１０・・・・・・半導体基板、１１・・・
・・・マスク材酸化膜、１２・・・・・・マスク材フォ
トレジスト１３・・・・・・ガードリング不純物層、１
４・・・・・・側面チャネル防止不純物層、１５・・・
・・・フィールド絶縁酸化膜、１６・・・・・・表面平
滑用フォトレジスト材、１７・・・・・・ゲート酸化膜
、１８・・・・・・多結晶シリコンゲート電極、１９・
・・・・・層間絶縁酸化膜、２０・・・・・・Ａノ配線
電極、２１・・・・・・ソース及びドレーン不純物層、
を表わす。 帛１図 蓼２図 第−３Ｆｌ ″ 早４′薗 ／４ 隼５図 ２θ 隼 ７ 図
ＭＯ８型半導体集積回路装置のチャンネルに垂直な一断
面図であって、第７図は該装置のチャンネルに平行な一
断面図である。 図中に於て、１０・・・・・・半導体基板、１１・・・
・・・マスク材酸化膜、１２・・・・・・マスク材フォ
トレジスト１３・・・・・・ガードリング不純物層、１
４・・・・・・側面チャネル防止不純物層、１５・・・
・・・フィールド絶縁酸化膜、１６・・・・・・表面平
滑用フォトレジスト材、１７・・・・・・ゲート酸化膜
、１８・・・・・・多結晶シリコンゲート電極、１９・
・・・・・層間絶縁酸化膜、２０・・・・・・Ａノ配線
電極、２１・・・・・・ソース及びドレーン不純物層、
を表わす。 帛１図 蓼２図 第−３Ｆｌ ″ 早４′薗 ／４ 隼５図 ２θ 隼 ７ 図
Claims (2)
- （１） −導電型半導体基板の一生表面の低部に各素
子を分離する基板と同一導電型の高濃度不純物層を配し
、該高濃度不純物層とその上部に配された絶縁膜とで絶
縁分離された領域を前記−主表面の高部に選択的に有し
該領域に所要の逆導電型不純物領域を収納してなる半導
体集積回路装置に於て、前記基板と同一導電型高濃度不
純物層上に配される絶縁膜は、該高濃度不純物層とは自
己整合配置された単一の堆積絶縁物で形成されているこ
とを特徴とする半導体集積回路装置。 - （２）半導体の一生表面の低部と高部を隔てる側面に於
て、基板と同一導電型不純物層が、前記低部に配された
基板と同一導電型高濃度不純物層とは別に形成されてい
ることを特徴とする特許請求の範囲第（１）項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117969A JPS598353A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117969A JPS598353A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598353A true JPS598353A (ja) | 1984-01-17 |
| JPH0358180B2 JPH0358180B2 (ja) | 1991-09-04 |
Family
ID=14724753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117969A Granted JPS598353A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143505A3 (en) * | 1989-07-28 | 2001-11-07 | AT&T Corp. | Planar isolation technique for integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226182A (en) * | 1975-08-25 | 1977-02-26 | Hitachi Ltd | Manufacturing method of semi-conductor unit |
-
1982
- 1982-07-07 JP JP57117969A patent/JPS598353A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226182A (en) * | 1975-08-25 | 1977-02-26 | Hitachi Ltd | Manufacturing method of semi-conductor unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143505A3 (en) * | 1989-07-28 | 2001-11-07 | AT&T Corp. | Planar isolation technique for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358180B2 (ja) | 1991-09-04 |
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