JPS59837B2 - 電子楽器の鍵タッチデ−タ発生回路 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器の鍵タッチデータ発生回路に関し、
特に、鍵を持続的に押圧しているときの押圧力の変化に
応答して楽音制御を行なうアフタタツチコントロール（
またはセカンドタッチコントロール）といわれるタッチ
レスポンス制御のための鍵タッチデータ発生回路に関す
る。

ディジタル電子楽器においては楽音信号の形成がディジ
タルで行なわれるため、アフタタツチコントロール用の
鍵タッチセンサから得たアナログ電圧をディジタル信号
に変換した後に楽音制御に用いるようにしている。

従来は、アナログ−ディジタル変換回路を用いて鍵タッ
チセンサの出力アナログ電圧を直接的にディジタル信号
に変換するようにしていたため、デイジタル系の処理タ
イミングに適合する高速動作型のアナログーデイジタル
変換素子が必要であつた。例えば、同時最大発音数が１
６音で、これらを時分割的に発生する場合、１音に割当
てられるタイムスロツト幅は１μｓ程度となるのが普通
であり、この場合デイジタルタツチデータ一語を得るた
めに１μｓ程度の速さでアナログーデイジタル変換しな
ければならない。一般にアナログーデイジタル変換は（
デイジタルーアナログ変換に比べて）時間がかかるので
、高速動作が要求されると、変換素子に課せられる負担
が大きくなる。また、アナログセンサ出力を直接にデイ
ジタル信号に変換する方式では、万が一センサ出力にノ
イズがのつた場合、ノイズに応答してデイジタル変換が
なされてしまい、誤動作を起し易かつた。この発明は上
述の欠点を除去するためになされたもので、タツチセン
サからのアナログ電圧を直接的にデイジタル変換するの
ではなく、或るサンプル時点におけるデイジタルタツチ
データを求める場合に、そのｌサンプル時点前に求めた
デイジタルタツチデータをデイジタルーアナログ変換し
、このアナログ電圧とタツチセンサからのアナログ電圧
との大小を比較し、両電圧の差が或る一定範囲内なら前
記１サンプル時点前と同じ値のデイジタルタツチデータ
をホールドし、前記一定範囲を越えて前記センサのアナ
ログ電圧が大きければ（または小さければ）前記１サン
プル時点前のデイジタルタツチデータに一定値を加算ま
たは減算して新たなデイジタルタツチデータを得るよう
にした鍵タツチデータ発生回路を提供しようとするもの
である。

以下この発明を添付図面の実施例にもとづいて詳細に説
明しよう。

第１図は複音式の電子楽器１０にこの発明に係る鍵タツ
チデータ発生回路１１を適用した概略を示すもので、鍵
盤１２の各鍵に対応してアフタタツチコントロール用の
鍵タツチセンサ１３が個々に設けられる。

鍵タツチセンサ１３は、鍵を持続的に押圧しているとき
の押圧力の変化に応答したアナログ電圧を出力するもの
で、導電性ゴムあるいはストレインゲージその他適宜の
検知素子を用いた公知のアフタタツチコントロール用セ
ンサを用いることができる。各々の鍵タツチセンサ１３
の出力はアナログマルチプレクサ１４に供給され、該マ
ルチプレクサ１４で時分割多重化されて鍵タッチデータ
発生回路１１に加えられる。発音割当て回路１５は鍵盤
１２で押圧されている鍵を特定数（例えば１６）の発音
チヤンネルのいずれかに割当てるための公知の回路であ
る。

１６の各発音チヤンネルは時分割的に形成されており、
例えば１チヤンネルのタイムスロツト幅は１μｓである
。

発音割当て回路１５からは、各チヤンネルに割当てた鍵
を表わすキーコードＫＣが当該チヤンネルのタイムスロ
ツトに合わせて時分割的に出力される。このキーコード
ＫＣはトーンジェネレータ部１６に加わり、該トーンジ
ェネレータ部１６では該キーコードＫＣが表わす鍵に対
応する楽音信号を各チヤンネル毎に発生する。発音割当
て回路１５から時分割的に出力されるキーコードＫＣは
アナログマルチプレクサ１４の制御人力に加わる。マル
チプレクサ１４は、キーコードＫＣが表わす鍵に対芯す
る鍵タツチセンサ１３からのアナログ電圧をサンプリン
グし、出力ライン１７に導いて、鍵タツチデータ発生回
路１１に供給する。このアナログマルチプレクサ１４は
図に示すように各鍵の鍵タツチセンサ１３に対応してア
ナログゲート１４ａ〜１４ｎを有し、各チヤンネルのタ
イムスロツトにおいて供給されるキーコードＫＣをデコ
ーダ１４Ｄでデコードし、このデコード出力によつて前
記アナログゲート１４ａ〜１４ｎを開閉する。従つて、
或るチヤンネルのタイムスロツトにおいては、そのチヤ
ンネルに割当てられた鍵に対応する１つの鍵タツチセン
サ１３からのアナログ電圧のみがマルチプレクサ１４を
介して鍵タツチデータ発生回路１１に供給される。鍵タ
ツチデータ発生回路１１は、鍵タツチセンサ１３から与
えられるアナログ電圧にもとづいてアフタタツチコント
ロール用のデイジタルのタツチデータＴＤを発生し、こ
れをトーンジェネレータ部１６に加える。

トーンジェネレータ部１６ではこのタツチデータＴＤに
もとづいて、対応するチヤンネルで発生する楽音の音量
あるいは音色等の楽音要素を制御する。尚、以下では音
量を制御するものとして説明する。トーンジェネレータ
部１６の出力楽音信号はサウンドシステム１８に与えら
れ、発音される。次に、第２図を参照して鍵タツチデー
タ発生回路１１の詳細を説明する。

鍵タツチデータ発生回路１１は、アツプカウント、ダウ
ンカウント、及びカウント値ホールドの３機能を使い分
けることのできる計数部１９を具えている。

この計数部１９の計数内容がデイジタルタツチデータＴ
Ｄとして前記トーンジェネレータ部１６に供給される。
計数部１９は、アツプ指令ＵＰが与えられたとき一定の
アツプレート値ＵＲＶを現計数内容に加算し、ダウン指
令ＤＯＷＮが与えられたとき一定のダウンレート値ＤＲ
Ｖを現計数内容から減算し、ホールド指令ＨＯＬＤが与
えられたとき現計数内容を保持する。鍵タツチセンサ１
３からマルチプレクサ１４及びライン１７を介して供給
されるセンサ出力電圧Ａはアナログコンパレータ２０の
一方人力（ホ）に加わる。

コンパレータ２０の他の入力（ハ）にはデイジタルーア
ナログ変換器２１の出力電圧Ｂが加わる。このデイジタ
ルーアナログ変換器２１の入力には、前記計数部１９の
計数出力（テイジタルタツチデータＴＤ）が「不感帯△
をもたせるための回路２２］を経由して供給される。従
つて、計数部１９の計数出力（すなわち現在のサンプル
時点におけるデイジタルタツチデータＴＤ）に対応する
デイジタルデータがデイジタルーアナログ変換器２１で
アナログ電圧Ｂに変換される。コンパレータ２０では、
この「現在のサンプル時点におけるデイジタルタツチデ
ータＴＤを不感帯△を加昧してアナログ変換したアナロ
グ電圧Ｂ］と、タツチセンサ出力電圧Ａとを比較する。
このコンパレータ２０の比較出力をラツチ回路２３，２
４でサンプル時間に対応してラツチする。ラツチされた
比較結果に応じて計数制御ロジツク２５では前記アツプ
指令ＵＰ、またはダウン指令ＤＯＷＮ、またはホールド
指令ＨＯＬＤを発生し、計数部１９の計数を制御する。
概ね上記のように構成された鍵タツチデータ発生回路１
１においては、次のようにして計数部１９の計数を制御
し、デイジタルタツチデータＴＤを発生する。

第３図に示すように、現サンプル時点におけるデイジタ
ルタツチデータＴＤに不感帯△を加算し、タツチセンサ
出力電圧Ａがこの不感帯△内に入れば計数部１９の計数
値をホールド化、不感帯△よりも高ければその差の程度
に関係なく計数部１９に一定値をアップ（またはダウン
）計数させ、不感帯△よりも低ければその差の程度に関
係なく一定値をダウン（またはアツプ）計数させる。こ
の計数制御の結果、新たな（次の）サンプル時点におけ
るデイジタルタツチデータＴＤが得られる。更に詳細を
説明する。

計数部１９は、電圧楽器１０（第１図）における各チヤ
ンネルの時分割タイムスロツトに対応して時分割的に計
数動作を行なうもので、加算器２６をチヤンネル数（１
６）に対応する１６ステージのシフトレジスタ２７とを
具えている。

シフトレジスタ２７は、電子楽器１０の時分割タイムス
ロツトを制御するのと同じ１μｓ周期のクロツクパルス
φによつてシフト制御される。シフトレジスタ２７の最
終ステージ出力はデイジタルタツチデータＴＤとして出
力されると共に加算器２６に戻される。加算器２６の他
の入力にはオア回路群２８を介してゲート２９または３
０からのアツプレート値ＵＲＶまたはダウンレート値Ｄ
ＲＶが供給される。アツプ指令ＵＰが与えられたときゲ
ート２９が開き、アツプレート値ＵＲＶを加算器２６に
加える。ダウン指令ＤＯＷＮが与えられたときゲート３
０が開きダウンレート値ＤＲＶを加算器２６に加える。
例えば、ダウンレート値ＤＲＶは２の補数で表わされて
おり、このダウンレート値ＤＲＶが加算器２６に与えら
れた場合、事実上の減算が行なわれる。ホールド指令Ｈ
ＯＬＤが与えられたときゲート２９及び３０はインヒビ
ツトされ、シフトレジスタ２７の最終ステージの出力は
加算器２６を通過し、前回の計数結果が保持される。計
数部１９から出力されるデイジタルタツチデータＴＤは
負のデシベル量に対応しており、データＴＤの全ビツト
が゛Ｏ゛のとき、つまり最大値のとき、０〔ＤＢ〕に相
当し、これは最大音量を指示する。

データＴＤの全ビツトが“ｌ”のとき最小音量を指示す
る−ＸＣｄＢ〕（例えば−９６ｄＢ）に相当する。従つ
て、データＴＤの数値が大きいほど小さい音量を指示し
、小さいほど大きい音量を指示する。このことから、計
数部１９の初期値はオール゛１゛でなければならないこ
とが明らかであるが、初期値設定回路（りセツト回路）
の図示は省略した。例えば、或るチヤンネルに割当てら
れている鍵が離鍵されたときにそのチヤンネルに対応す
るシフトレジスタ２７の内容をオール１１゛にりセツト
するようにすればよい。計数部１９から出力されるデイ
ジタルタツチデータＴＤは回路２２内のデシベル−リニ
ア変換回路３１及びリードオンリーメモリ（ＲＯＭ）３
２に供給される。

デシベル−リニア変換回路３１は、負のデシベル量で表
わされたタツチデータＴＤをリニア量に変換する回路で
ある。従つて、このデシベル−リニア変換回路３１から
得られるデータＱ１は、タツチデータＴＤによつて制御
される音量の大きさにリニアに対応している。つまりＱ
１の値が大きければ音量が大きく、小さければ音量が小
さい。リードオンリーメモリ３２は、タツチデータＴＤ
の値に応じて不感帯設定数値△Ｑを読み出すもので、ア
ドレス信号として入力されるタツチデータＴＤの値が大
きい程、小さな値の△Ｑを読み出し、ＴＤが小さい程大
きな値の△Ｑを読み出すようになつている。

これは、現サンプル時点におけるタツチデータＴＤによ
つて制御される音量が小さい場合（ＴＤの値は大）不感
帯Δを狭くして、鍵タツチの小さな変動にも応答し得る
ようにし、他方、現タツチデータＴＤによつて制御され
る音量が大きい（ＴＤの値は小さい）場合は不感帯Δを
広くして、さほど大きくない鍵タツチの変動には応答し
ないようにしたためである。不感帯設定数値△Ｑは加算
器３３に加わり、デシベル−リニア変換回路３１から与
えられるリニア量で表わされたタツチデータＴＤの値Ｑ
１に加算される。

加算器３３からは、タツチデータＴＤのリニア値Ｑ１に
不感帯設定数値△Ｑを加算した値Ｑ２（−Ｑ１＋ΔＱ）
が得られる。値Ｑ１とＱ２は時分割回路３４に加えられ
、クロツクパルスφの前半周期と後半周期とで時分割的
に選択された後、デイジタルーアナログ変換器２１に供
給される。

前述の通り、クロツクパルスφの周期１μｓは１チヤン
ネル分の時分割タイムスロツトに対応しており、このク
ロツクパルスφの１周期の間、１つのチヤンネルに関す
る値Ｑ１とＱ２が時分割回路３４に入力されている。そ
こで、クロツクパルスφの前半周期で値Ｑ１を選択し、
後半周期で値Ｑ２を選択するようにしている。クロツク
パルスφがデユテイ５０％のパルスで、前半周期のレベ
ルが゛０―後半周期のレベルが゛１”であるとすると、
クロツクパルスφを反転したパルスφの６ｒ゛のタイミ
ングで値Ｑ１が選択され、クロツクパルスφの゛１”゜
のタイミングで値Ｑ２が選択される。デイジタルーアナ
ログ変換器２１からは、クカツクパルスφの前半周期に
おいて値Ｑ１をアナログ電圧に変換したもの（これをＢ
１とする）が出力され、後半周期において値Ｑ２をアナ
ログ電圧に変換したもの（これをＢ２とする）が出力さ
れる。

このＢｌ，Ｂ２がコンパレータ２０に入力電圧Ｂとして
加わる。コンパレータ２０の他の入力にはクロツクパル
スφの１周期の間（１チヤンネルのタイムスロツトの間
）同じ鍵のタツチセンサ出力電圧Ａが加えられるので、
この電圧Ａと前記電圧Ｂ１及びＢ２が順次比較される。
コンパレータ２０は［Ａ＞Ｂ」のとぎ１”を出力し、「
Ａ＜Ｂ」のとぎ０”を出力する。

ラツチ回路２３はクロツクパルスφが“１゛のときコン
パレータ２０の比較出力を読み込み、ラツチ回路２４は
クロツクパルスφが１１゜”のときコンパレータ２０の
比較出力を読み込む。すなわち、クロツクパルスφの前
半周期におけるＡとＢ１の比較結果はラツチ回路２３に
ラツチされ、後半周期におけるＡとＢ２の比較結果はラ
ツチ回路２４にラツチされる。計数制御ロジツク２５は
ノア回路３５、排他オア回路３６、アンド回路３７から
成り、各々にラツチ回路２３及び２４のラツチ出力が人
力される。

ノア回路３５はアツプ指令ＵＰを出力し、排他オア回路
３６はホールド指令ＨＯＬＤを出力し、アンド回路３７
はダウン指令ＤＯＷＮを出力する。従つて、コンパレー
タ２０における比較結果と各計数指令との関係は下記表
に示すようになる。尚、この例では、タツチセンサ出力
電圧Ａは、鍵を強く押圧したとき（つまり音量を大きく
するとき）高くなり、鍵押圧力が弱くなると低くなるも
のとする。つまり、Ａ＞Ｂ１とＡ＞Ｂ２が満足されると
きは、センサ出力電圧Ａは現サンプル時点のデイジタル
タツチデータＴＤに不感帯△を加算した値に対応する電
圧よりも高いので、音量を大きくする必要がある。

そこで、アンド回路３７からダウン指令ＤＯＷＮを発生
し、現サンプル時点のタツチデータＴＤから所定のダウ
ンレート値ＤＲＶを減算し、次のサンプル時点のタツチ
データＴＤの値を小さくして負のテシベル量を小さくす
る（つまり音量を上げる）。また、Ａ＜Ｂ１とＡ＜Ｂ２
が満足されるときは、センサ出力電圧Ａは現サンプル点
のタツチデータＴＤに対応する電圧よりも低いので、音
量を小さくする必要がある。そこで、ノア回路３５から
アツプ指令ＵＰを発生し、現在サンプル時点のタツチデ
ータＴＤに所定のアツプレート値ＵＲＶを加算し、次の
サンプル時点のタツチデータＴＤの値を大きくして負の
デシベル量を大きくする（つまり音量を下げる）。また
、Ａ＞Ｂ１とＡ＜Ｂ２が満足されるときは、センサ出力
電圧Ａは現サンプル時点のタツチデータＴＤに対応する
不感帯△の範囲内に入つているので、現サンプル時点の
タツチデータＴＤと同じ値を次のサンプル時点において
も保持し、音量を変化させないようにする。そこで、排
他オア回路３６からホールド指令ＨＯＬＤを発生し、計
数部１９において現サンプル点のタツチデータＴＤが次
のサンプル点においても保持されるようにする。尚、Ａ
＜Ｂ１とＡ＞Ｂ２が共に満足されることは理論上起り得
ないが、ノイズ等による誤動作によつて万が一そのよう
な状態が生じた場合は排他オア回路３６が動作し、計数
部１９をホールド状態とする。次に変更例について説明
する。

アツプレート値ＵＲとダウンレート値ＤＲは同一値であ
る必要はなく、夫々適宜の値としてよい。

一般に、アフタタツチコントロールにおいては、加重時
（鍵押圧力を加えたとき）の応答性を良くし、脱重時（
鍵押圧力をゆるめたとき）の応答性を悪くすると、演奏
し易いことが知られている。従つて、ＵＲＶ＜ＤＲＶと
し、音量増加方向のタツチデータＴＤの変化速度を音量
減少方向のタツチデータＴＤの変化速度よりも速くする
とよい。第１図及び第２図では複音処理を例にしたが、
単音処理の場合は計数部１９のシフトレジスタ２７を１
ステージとすればよ＼・ｏまた、上記実施例では計数部
１９から出力されるデイジタルタツチデータＴＤが負の
デシベル表示となつているが、これは必須の要件ではな
く、音量に比例したリニア表示であつてもよい。

その場合は、アツプ指令ＵＰとダウン指令ＤＯＷＮの発
生態様は上記実施例と逆になる。上記実施例では値Ｑ１
とＱ２を時分割処理してデイジタルーアナログ変換及び
アナログ比較を行なつているが、これに限らず、デイジ
タルーアナログ変換器２１とアナログコンパレータ２０
を２系列並列に設け、電圧ＡとＢ１及びＡとＢ２の比較
を１サンプル時点内で同時に行なうようにしてもよい。

尚、上記実施例では、不感帯△を現サンプル時点のタツ
チデータＴＤの上のみに設けたが、ＴＤの下のみ、また
はＴＤの上下に設けてもよい。

また、不感帯設定数値△Ｑをアナログ変換した後、Ｂ１
に加算してＢ２を求めるようにすることもできる。以上
説明したようにこの発明によれば、１サンプル時点のデ
イジタルタツチデータＴＤを求める場合に１回の加算ま
たは減算しか行なわないので、従来のアナログーテイジ
タル変換素子のような高速動作は要求されず、回路構成
素子の負担が軽減される。

また、入力されるタツチセンサ出力電圧が急激に変化し
たとしても、一定のアツプレート値ＵＲＶまたはダウン
レート値ＤＲＶに対応する値しかデイジタルタツチデー
タＴＤは増減しないので、アフタタツチコントロールに
適した緩やかなエンベロープのデイジタルタツチデータ
ＴＤを得ることができる。しかも、タツチセンナ出力電
圧にノイズが乗つても、上述の理由で、デイジタルタツ
チデータＴＤは急激な人力変化には応答しないため、耳
ざわりなノイズがデイジタルタツチデータＴＤに現われ
ることはない。また、不感帯Δを設定して僅かな鍵タツ
チの変動には応答しないようにしたため、アフタタッチ
コントロールに適したデイジタルタッチデータＴＤを得
ることができる。

すなわち、演奏中の無意識の鍵タツチ変化には応答せず
、意識的な鍵タツチ変化に応答するようになるからであ
る。また、不感帯△を直前のタツチデータＴＤの大きさ
に応じて変化するようにしているため、演奏感覚上、不
感帯の存在の感じ方が均一になり、極めて演奏し易くな
る。すなわち、タツチデータＴＤによつて現在制御して
いる音量が小さい場合は不感帯も狭くなり、音量が大き
い場合は不感帯も広くなり、演奏者にとつては不感帯は
変化しないように感じられる。

【図面の簡単な説明】

第１図はこの発明に係る鍵タツチデータ発生回路が適用
される電子楽器の一例を略示するプロツク図、第２図は
この発明に係る鍵タツチデータ発生回路の一実施例を示
すプロツク図、第３図は上記実施例における計数制御態
様を模式的に示す説明図、である。 １０・・・・・・電子楽器、１１・・・・・・鍵タッチ
データ発生回路、１９・・・・・・計数部、２０・・・
・・・アナログコンパレータ、２２・・・・・・不感帯
を設定するための回路、２５・・・・・・計数制御ロジ
ツク。

Claims (1)

1. 【特許請求の範囲】 １ 鍵に対応して設けられた鍵タッチセンサから得られ
   るアナログのセンサ出力電圧にもとづいてディジタルの
   タッチデータを発生する電子楽器の鍵タッチデータ発生
   回路において、計数出力を前記タッチデータとして出力
   する計数手段と、前記タッチデータの値の上または下に
   不感帯を設定する不感帯設定手段と、前記タッチデータ
   及び不感帯に対応したアナログ電圧を発生するディジタ
   ル−アナログ変換手段と、前記変換手段からのアナログ
   電圧と前記センサ出力電圧とを比較する比較手段と、前
   記比較手段による比較結果にもとづいて、前記センサ出
   力電圧が前記不感帯内に入つている場合は前記計数手段
   の計数内容を保持させ、前記センサ出力電圧が前記不感
   帯から外れている場合は前記計数手段の計数内容に一定
   値を加算または減算させる計数制御手段とを具える鍵タ
   ッチデータ発生回路。 ２ 前記不感帯設定手段が、前記タッチデータの値の大
   きさに応じて前記不感帯の幅を変化する手段である特許
   請求の範囲第１項記載の鍵タッチデータ発生回路。 ３ 前記不感帯設定手段が、前記タッチデータをアドレ
   ス入力とし、そのアドレス値に対応した不感帯設定数値
   を読み出す記憶回路と、前記不感帯設定数値と前記タッ
   チデータとを実質的に加算する加算器とを有する手段で
   あり、前記ディジタル−アナログ変換手段が、前記タッ
   チデータと前記加算器出力とを夫々アナログ電圧に変換
   する手段であり、前記比較手段が、前記変換手段からの
   前記両アナログ電圧と前記センサ出力電圧とを個別に比
   較する手段であり、前記計数制御手段が、前記比較の結
   果、前記センサ出力電圧が前記両アナログ電圧よりも高
   い場合は前記計数手段で一定値を加算（または減算）さ
   せ、前記センサ出力電圧が前記両アナログ電圧よりも低
   い場合は前記計数手段で一定値を減算（または加算）さ
   せ、前記センサ出力電圧と前記両アナログ電圧との各々
   の比較結果が一致しない場合は前記計数手段の計数内容
   を保持させる手段である特許請求の範囲第１項記載の鍵
   タッチデータ発生回路。