JPS5984437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5984437A JPS5984437A JP57194453A JP19445382A JPS5984437A JP S5984437 A JPS5984437 A JP S5984437A JP 57194453 A JP57194453 A JP 57194453A JP 19445382 A JP19445382 A JP 19445382A JP S5984437 A JPS5984437 A JP S5984437A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor substrate
- predetermined region
- insulating film
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に半導体集積
回路の素子分離法の改善に関するものである。
回路の素子分離法の改善に関するものである。
（ｂ） 従来技術と問題点
従来、半導体集積回路の素子分離法としては、半導体支
持基板上にエピタキシャル層を有する半導体基板上に選
択的に耐酸化性の窒化膜を形成し該窒化膜をマスクとし
て選択的に酸化し、素子分離領域を形成するいわゆる選
択酸化法（ＬＯＯＯ８法）或は上記半導体基板に所定の
分離溝をエツチングによって形成し、該分離溝の側壁を
絶縁膜で被覆したのち該分離溝内に多結晶シリコン又は
絶縁膜を充填して平坦な素子分離領域を形成する方法な
どが一般に知ら−れている。しかしながらＬＯＣＯ８法
においては、いわゆるバーズビークと呼ばれる現象によ
って高集積度が計れない問題があり、まｔコ長時間の高
温酸化による歪の発生など半導体基板に悪い影響を与え
る欠点がある。−万、素子分離溝形成法は工程が複雑で
あり、スルーブツトが低い問題があった。
持基板上にエピタキシャル層を有する半導体基板上に選
択的に耐酸化性の窒化膜を形成し該窒化膜をマスクとし
て選択的に酸化し、素子分離領域を形成するいわゆる選
択酸化法（ＬＯＯＯ８法）或は上記半導体基板に所定の
分離溝をエツチングによって形成し、該分離溝の側壁を
絶縁膜で被覆したのち該分離溝内に多結晶シリコン又は
絶縁膜を充填して平坦な素子分離領域を形成する方法な
どが一般に知ら−れている。しかしながらＬＯＣＯ８法
においては、いわゆるバーズビークと呼ばれる現象によ
って高集積度が計れない問題があり、まｔコ長時間の高
温酸化による歪の発生など半導体基板に悪い影響を与え
る欠点がある。−万、素子分離溝形成法は工程が複雑で
あり、スルーブツトが低い問題があった。
（Ｃ） 発明の目的
本発明の目的は、かかる問題点に鑑みなされたもので、
予め半導体基板上に形成された絶縁膜によって、素子分
離層を形成し、該素子分離層間に単結晶半導体を形成す
ることによって効率よく高集積度可能な半導体装置の製
造方法の提供にある。
予め半導体基板上に形成された絶縁膜によって、素子分
離層を形成し、該素子分離層間に単結晶半導体を形成す
ることによって効率よく高集積度可能な半導体装置の製
造方法の提供にある。
（ｄ） 発明の構成
その目的を達成するため本発明の半導体装置の製造方法
は、半導体基板上に絶縁膜を形成し、該絶縁膜の所定領
域を、異方性エツチングによって所望膜厚まで選択的に
エツチング除去した後、更にウェットエツチングによっ
て前記所定領域の半導体基板を表出される工程と、該所
定領域にイオン注入法によってｎ生型埋没層を形成し、
該ｎ＋型埋没層上に単結晶半導体をエピタキシャル成長
させる工程とを含むことを特徴とする。
は、半導体基板上に絶縁膜を形成し、該絶縁膜の所定領
域を、異方性エツチングによって所望膜厚まで選択的に
エツチング除去した後、更にウェットエツチングによっ
て前記所定領域の半導体基板を表出される工程と、該所
定領域にイオン注入法によってｎ生型埋没層を形成し、
該ｎ＋型埋没層上に単結晶半導体をエピタキシャル成長
させる工程とを含むことを特徴とする。
（０） 発明の実施例
以下本発明の実施例について図面を参照して具体的に説
明する。第１図乃至第６図は本発明の一実施例を説明す
るための工程要部断面図で前回と同等の部分については
同一符号を付している。
明する。第１図乃至第６図は本発明の一実施例を説明す
るための工程要部断面図で前回と同等の部分については
同一符号を付している。
ｉｉ図において半導体基板たとえばＰ型のシリコン基板
１上に通常の熱酸化処理によって約６０００への膜厚の
絶縁膜即ちシリコン酸化膜（Ｓｉｎ、膜→２を形成し、
次いで第２図に示すごとく該シリコン酸化膜２上に全面
にレジスト膜をスピンコードし通常のホトリソグラフィ
技術によって所定領域８をＵＦＪ口部とするレジストパ
ターン膜４を形成し、該レジスト膜４をマスクとして、
たとえば三弗化メタン（ＣＨＤ’８）及び４弗化） Ｉ
ン（ＯＦ＋ ） ’）反応ガスを用いて反応性イオン
エツチング（ＥｅａｃｔｉｖｅＩｏｎ Ｅｔｉｒ＋ｇ）
により前記酸化膜２を異方性エツチングして約１００へ
の膜厚ｌを残す厚さまで選択的にエツチング除去する。
１上に通常の熱酸化処理によって約６０００への膜厚の
絶縁膜即ちシリコン酸化膜（Ｓｉｎ、膜→２を形成し、
次いで第２図に示すごとく該シリコン酸化膜２上に全面
にレジスト膜をスピンコードし通常のホトリソグラフィ
技術によって所定領域８をＵＦＪ口部とするレジストパ
ターン膜４を形成し、該レジスト膜４をマスクとして、
たとえば三弗化メタン（ＣＨＤ’８）及び４弗化） Ｉ
ン（ＯＦ＋ ） ’）反応ガスを用いて反応性イオン
エツチング（ＥｅａｃｔｉｖｅＩｏｎ Ｅｔｉｒ＋ｇ）
により前記酸化膜２を異方性エツチングして約１００へ
の膜厚ｌを残す厚さまで選択的にエツチング除去する。
次いで第８図に示すごとく弗酸（ｉｉ Ｆ ） 、或は
弗化アンモニウム（Ｎ、ｔ４．、Ｆ）混合液を用いてウ
ェットエツチングにより、前記残存せる１００人の酸化
膜をエツチング除去して半導体基板１の所定領域３を表
出させる。この場合、反応性イオンエツチングのみによ
って前記所定領域３のシリコン基板１を表出させること
は半導体基板１の表面を損傷し、次工程におけるエピタ
キシアル成長時に悪い影響を与えるので好ましくない。
弗化アンモニウム（Ｎ、ｔ４．、Ｆ）混合液を用いてウ
ェットエツチングにより、前記残存せる１００人の酸化
膜をエツチング除去して半導体基板１の所定領域３を表
出させる。この場合、反応性イオンエツチングのみによ
って前記所定領域３のシリコン基板１を表出させること
は半導体基板１の表面を損傷し、次工程におけるエピタ
キシアル成長時に悪い影響を与えるので好ましくない。
次いでＮ４図に示すようにイオン注入法（Ｉｏｎ Ｉｍ
ｐｌａｎｔａｔｉｏｎ）により前記半導体基板１の所望
領域にｎ型の不純物たとえば砒素（ＡＳ）を注入しアニ
ーリングによって約３ Ｉｔ ＩＨの１１十型埋没層５
を形成する。尚イオン注入時において、前記１００人程
度のスルー酸化膜を被覆した状態でイオン注入を行ない
ｎ生型埋没層５を形成した後、該スルー酸化膜を前述し
たウェットエツチングによって半導体基板ｌの所定領域
３を表出さぜ゛〔も差しつかえない。次いで第５図に示
すごとくレジスト膜４をレジスト膜剥離液によって剥離
した後通常のエピタキシアル成長装置によって、例えば
シランガス（Ｓｉｎ４）及び水素キアリアガスを用いて
前記埋没層５上に単結晶半導体６を図示したごとくエピ
タキシアル成長させる。この場合シリコン酸化膜２上に
はごくわずかの多結晶層６′が成長するだけである。次
いで第６図に示すように半導体基板１表面を通常のエツ
チング処理により多結晶ｍ６′’ｔエツチング除去すれ
ば平坦な分離層のシリコン酸化膜２を有する単結晶半導
体６即ら素子形成領域が形成される。以下通常の拡散法
により前記素子形成領域内にＰ型の不純物拡散によるベ
ース領域形成、ｉｌ型不純物拡散によるエミーター領域
を形成して分離された半導体素子を高密度に形成するこ
とが可能である。
ｐｌａｎｔａｔｉｏｎ）により前記半導体基板１の所望
領域にｎ型の不純物たとえば砒素（ＡＳ）を注入しアニ
ーリングによって約３ Ｉｔ ＩＨの１１十型埋没層５
を形成する。尚イオン注入時において、前記１００人程
度のスルー酸化膜を被覆した状態でイオン注入を行ない
ｎ生型埋没層５を形成した後、該スルー酸化膜を前述し
たウェットエツチングによって半導体基板ｌの所定領域
３を表出さぜ゛〔も差しつかえない。次いで第５図に示
すごとくレジスト膜４をレジスト膜剥離液によって剥離
した後通常のエピタキシアル成長装置によって、例えば
シランガス（Ｓｉｎ４）及び水素キアリアガスを用いて
前記埋没層５上に単結晶半導体６を図示したごとくエピ
タキシアル成長させる。この場合シリコン酸化膜２上に
はごくわずかの多結晶層６′が成長するだけである。次
いで第６図に示すように半導体基板１表面を通常のエツ
チング処理により多結晶ｍ６′’ｔエツチング除去すれ
ば平坦な分離層のシリコン酸化膜２を有する単結晶半導
体６即ら素子形成領域が形成される。以下通常の拡散法
により前記素子形成領域内にＰ型の不純物拡散によるベ
ース領域形成、ｉｌ型不純物拡散によるエミーター領域
を形成して分離された半導体素子を高密度に形成するこ
とが可能である。
（イ゛）発明の詳細
な説明したごとく本発明によれば予め素子分熱層を形成
した後、素子形成領域を形成することによってバーズビ
ークのない平坦にして効率よい高集積化が可能な素子形
成領域が形成され、品質向上゛コストダウンにも大きな
効果がある。なお本実施例は本発明の一例としてあげた
ものであり、本発明の範囲を制限するものではない。
した後、素子形成領域を形成することによってバーズビ
ークのない平坦にして効率よい高集積化が可能な素子形
成領域が形成され、品質向上゛コストダウンにも大きな
効果がある。なお本実施例は本発明の一例としてあげた
ものであり、本発明の範囲を制限するものではない。
第１図乃至第６図は本発明の一実施例を説明す佇ための
工程要部断面図である。 図において、ｌは半導体基板、２は絶縁膜、３は所定領
域、５はｎ生型埋没層、６は単結晶半導体を示す。 第１図 第２図 第５図 第６図
工程要部断面図である。 図において、ｌは半導体基板、２は絶縁膜、３は所定領
域、５はｎ生型埋没層、６は単結晶半導体を示す。 第１図 第２図 第５図 第６図
Claims (1)
- 半導体基板上に絶縁膜を形成し、該絶縁膜の所定領域を
、異方性エツチングによって、所望膜厚まで選択的にエ
ツチング除去した後、更にウェットエツチングによって
前記所定領域の半導体基板を表出させる工程と、該所定
領域にイオン注入法によってｎ＋＋埋没層を形成し、該
ｎ＋型型埋油層上単結晶半導体をエピタキシアル成長さ
せる工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194453A JPS5984437A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194453A JPS5984437A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984437A true JPS5984437A (ja) | 1984-05-16 |
Family
ID=16324815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194453A Pending JPS5984437A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084407A (en) * | 1991-06-03 | 1992-01-28 | Motorola, Inc. | Method for planarizing isolated regions |
| JP2004109425A (ja) * | 2002-09-18 | 2004-04-08 | Hitachi Chem Co Ltd | 光導波路デバイスの製造方法 |
-
1982
- 1982-11-04 JP JP57194453A patent/JPS5984437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084407A (en) * | 1991-06-03 | 1992-01-28 | Motorola, Inc. | Method for planarizing isolated regions |
| JP2004109425A (ja) * | 2002-09-18 | 2004-04-08 | Hitachi Chem Co Ltd | 光導波路デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0015677A1 (en) | Method of producing semiconductor devices | |
| EP0036573A2 (en) | Method for making a polysilicon conductor structure | |
| JPH0582439A (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法およびｍｏｓ半導体装置 | |
| US4408386A (en) | Method of manufacturing semiconductor integrated circuit devices | |
| US4624047A (en) | Fabrication process for a dielectric isolated complementary integrated circuit | |
| JPH06318634A (ja) | 半導体装置の素子分離方法 | |
| JPH0237745A (ja) | 半導体装置の製造方法 | |
| JP2989051B2 (ja) | 炭化シリコンバイポーラ半導体装置およびその製造方法 | |
| US4536950A (en) | Method for making semiconductor device | |
| US4622738A (en) | Method of making integrated bipolar semiconductor device by first forming junction isolation regions and recessed oxide isolation regions without birds beak | |
| JPS6174350A (ja) | 半導体装置の製造方法 | |
| JPS5984437A (ja) | 半導体装置の製造方法 | |
| JPS58220443A (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPS5992547A (ja) | アイソレ−シヨン方法 | |
| JPS5816571A (ja) | 半導体装置の製造方法 | |
| JPS6244853B2 (ja) | ||
| JPS58131748A (ja) | 半導体装置の製造方法 | |
| JPH0464182B2 (ja) | ||
| JPH05211230A (ja) | 半導体装置の製造方法 | |
| JPS60236247A (ja) | 半導体装置の製造方法 | |
| JPS5994841A (ja) | 半導体装置の製造方法 | |
| JPS6211504B2 (ja) | ||
| JPS59177941A (ja) | 素子分離領域の製造方法 | |
| JPS62104136A (ja) | 半導体装置の製造方法 |