JPS5994841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5994841A JPS5994841A JP57204755A JP20475582A JPS5994841A JP S5994841 A JPS5994841 A JP S5994841A JP 57204755 A JP57204755 A JP 57204755A JP 20475582 A JP20475582 A JP 20475582A JP S5994841 A JPS5994841 A JP S5994841A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- region
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置、特に高密度集積化を可能にする
ゲート巾の小さいＭＯ８型半導体装置を精度良く製造す
ることを容易にする半導体装置の製造方法に関する。
ゲート巾の小さいＭＯ８型半導体装置を精度良く製造す
ることを容易にする半導体装置の製造方法に関する。
ＭＯ８Ｏ８型半導体装置造工程において、従来素子間領
域には素子の分離・絶縁のために、例えば酸化シリコン
より成る絶縁膜全形成する。通常そのような、素子間の
酸化シリコン膜の形成法には、しばしば窒化シリコンを
マスクとして選択的に基板に埋設する絶縁膜を形成する
方法が用いられているが第１図１ａｌ〜（ｄ）Ｋ従って
、まずそ：ｆ’Ｌｆ説明する。
域には素子の分離・絶縁のために、例えば酸化シリコン
より成る絶縁膜全形成する。通常そのような、素子間の
酸化シリコン膜の形成法には、しばしば窒化シリコンを
マスクとして選択的に基板に埋設する絶縁膜を形成する
方法が用いられているが第１図１ａｌ〜（ｄ）Ｋ従って
、まずそ：ｆ’Ｌｆ説明する。
第１１８１に示すように、−導電型単結晶シリコン基板
１１上全面に、例えば、璧化シリコンのようなシリコン
の高温熱酸化に際してＳ酸化性の物質を用いた被膜１２
を形成する。その後所定のフォトマスクを用いて、公知
のフォトエッチング工程金経て、フォトレジストヲ、素
子形成領域上ＩＣのみ残し、他を除去して、フォトレジ
ストによるパターン１３全形成する。次いで、第１図（
ｂｌに示すように、前工程で形成した、フォトレジスト
１３をマスクにして、公知のエツチング法ｔＣよｐ１窒
化シリコン膜１２を選択的に除去して％１２ａｔ形成す
る。
１１上全面に、例えば、璧化シリコンのようなシリコン
の高温熱酸化に際してＳ酸化性の物質を用いた被膜１２
を形成する。その後所定のフォトマスクを用いて、公知
のフォトエッチング工程金経て、フォトレジストヲ、素
子形成領域上ＩＣのみ残し、他を除去して、フォトレジ
ストによるパターン１３全形成する。次いで、第１図（
ｂｌに示すように、前工程で形成した、フォトレジスト
１３をマスクにして、公知のエツチング法ｔＣよｐ１窒
化シリコン膜１２を選択的に除去して％１２ａｔ形成す
る。
なお、従来は、通常このフォトレジスト１３及び窒化シ
リコン膜１２ａｅマスクとして前記シリコン基板１１の
素子形成予定領域を除く領域の表面近傍に、チャネルス
トッパーとよばれる、前記シリコン基板１１より高濃度
の不純物領域全形成する。フォトレジスト１３を除去し
た後、高温の酸化雰囲気中にさらすことにより、例えば
窒化シリコンより成る、難酸化性被膜に被われていない
領域にのみ酸化シリコン膜１４が成長する（第１図（Ｃ
））。すなわち、素子形成予定領域１１ａを除く領域に
のみ素子分離絶縁膜を形成することが可能である。その
後、窒化シリコン膜のような雌酸化性被膜１２ａを除去
し、第１図（ｄ）に示すように素子形成予定領域１１ａ
の表面に、ゲート酸化膜１５及び、ゲート電極１６を形
成し、ＭＯ８型半導体装置の基本構造を得る。
リコン膜１２ａｅマスクとして前記シリコン基板１１の
素子形成予定領域を除く領域の表面近傍に、チャネルス
トッパーとよばれる、前記シリコン基板１１より高濃度
の不純物領域全形成する。フォトレジスト１３を除去し
た後、高温の酸化雰囲気中にさらすことにより、例えば
窒化シリコンより成る、難酸化性被膜に被われていない
領域にのみ酸化シリコン膜１４が成長する（第１図（Ｃ
））。すなわち、素子形成予定領域１１ａを除く領域に
のみ素子分離絶縁膜を形成することが可能である。その
後、窒化シリコン膜のような雌酸化性被膜１２ａを除去
し、第１図（ｄ）に示すように素子形成予定領域１１ａ
の表面に、ゲート酸化膜１５及び、ゲート電極１６を形
成し、ＭＯ８型半導体装置の基本構造を得る。
ところで、上述したような＃酸化性膜を用いてシリコン
基板の主表面上を選択的に（亥化する第１図の方法は、
素子全小型化しようとする場合いくつかの問題が生じて
くる。そのうちの最も大きなものは通常バーズビークと
呼ばれるものである。
基板の主表面上を選択的に（亥化する第１図の方法は、
素子全小型化しようとする場合いくつかの問題が生じて
くる。そのうちの最も大きなものは通常バーズビークと
呼ばれるものである。
第２図ｔａ＋は、基本的なＭＯ８型トランジスタの平面
構造金示す。１及び２は、それぞれＩＶＩＯ８型トラン
ジスタのソース及びドレイン領域、３はゲート電極、４
及び５はそれぞれゲート電極幅、ゲート電極長、６は素
子間分離絶縁領域を示す。この累子間分ｎＷ絶縁領域６
は、前述したように、シリコン基板を用いた場合、主ｖ
ｔｃ ｇｌｉ化シリコンより成る第２図（ａ）の８で示
した断面構造を第２図（ｂ）に示す。第２図（ｂ）にお
いて７で示した部分がいわゆるバーズビークで、これは
第１図の方法による素子間分離・絶縁領域６の形成時に
生じる酸化シリコン膜のくい込みである。第２図（Ｃ）
ｌＬ′ｉバーズビークの形成される工程を示している。
構造金示す。１及び２は、それぞれＩＶＩＯ８型トラン
ジスタのソース及びドレイン領域、３はゲート電極、４
及び５はそれぞれゲート電極幅、ゲート電極長、６は素
子間分離絶縁領域を示す。この累子間分ｎＷ絶縁領域６
は、前述したように、シリコン基板を用いた場合、主ｖ
ｔｃ ｇｌｉ化シリコンより成る第２図（ａ）の８で示
した断面構造を第２図（ｂ）に示す。第２図（ｂ）にお
いて７で示した部分がいわゆるバーズビークで、これは
第１図の方法による素子間分離・絶縁領域６の形成時に
生じる酸化シリコン膜のくい込みである。第２図（Ｃ）
ｌＬ′ｉバーズビークの形成される工程を示している。
第２図（Ｃ）は第１図（Ｃ）と同じ製造工程をあられし
ているがバーズビークはこのように、第１図のような形
成方法による、素子間分離絶縁領域を形成する際に形成
される。すなわち、第２１図（Ｃ）の２２で示した例え
ば、窒化シリコンのような、難酸化性膜全マスクにして
、シリコン基板を高温熱酸化する際酸化シリコン膜２４
が前記難酸化性膜２２の側面から内部へ喰い込んで成長
することによる。
ているがバーズビークはこのように、第１図のような形
成方法による、素子間分離絶縁領域を形成する際に形成
される。すなわち、第２１図（Ｃ）の２２で示した例え
ば、窒化シリコンのような、難酸化性膜全マスクにして
、シリコン基板を高温熱酸化する際酸化シリコン膜２４
が前記難酸化性膜２２の側面から内部へ喰い込んで成長
することによる。
このような、素子間分離絶縁領域２４が素子形成領域２
１ａへ喰い込んで形成されてし１えば、必然的に素子形
成領域２１ａの寸法は、所定の１直よりも小さくならざ
るを得ない。バーズビークが成長することによって結果
的に得られた素子形成領域の寸法２１Ｊ２とすると、１
１にあらかじめ設計された素子形成領域の寸法とした場
合、ノクーズビーク△ｌは △Ａ！ ＝（１３ｔ −！ｌ ２ ）／２であられされ
るが、△ｌの値は素子がより小型化すれば、相対的に大
きな割合を占めるようになる。
１ａへ喰い込んで形成されてし１えば、必然的に素子形
成領域２１ａの寸法は、所定の１直よりも小さくならざ
るを得ない。バーズビークが成長することによって結果
的に得られた素子形成領域の寸法２１Ｊ２とすると、１
１にあらかじめ設計された素子形成領域の寸法とした場
合、ノクーズビーク△ｌは △Ａ！ ＝（１３ｔ −！ｌ ２ ）／２であられされ
るが、△ｌの値は素子がより小型化すれば、相対的に大
きな割合を占めるようになる。
本発明は、そのようなノく−ズビークの形成に起因する
、従来の素子間分離杷縁膜形成法の欠点を完全に取り除
くものである。
、従来の素子間分離杷縁膜形成法の欠点を完全に取り除
くものである。
本発明の特徴は、−導電型単結晶シリコン基板の一主表
面上の素子形成予定領域を除く領域上にシリコン基板の
高温熱酸化に際しての難酸化性膜を形成する工程と、そ
の後高温熱酸化法によりこの難酸化性膜ｔマスクとして
、素子形成予定領域上にのみシリコン酸化膜音形成する
工程と、−導電型単結晶シリコン基板と同−導電性を有
する不純物を素子形成予定領域及び素子形成予定領域を
除く、領域に導入することにより、この素子形成予定領
域では７リコン酸化膜中昏、また素子形成予定領域上除
く領域では一導電型単結晶シリコン基板中に不純物分子
を拡散せしめる工程と、高温熱岐化法により前記、難酸
化性膜を除去した。素子形成予定領域を除く領域にのみ
、シリコン酸化膜を形成する工程と前記、不純物を導入
した、シリコン酸化膜のみを選択的に除去することによ
り素子形成予定領域を除く領域に素子間分離の絶縁膜を
形成する工程とを含む半導体装置の製造方法にある。す
なわち、その要旨はバーズビークが、素子形成領域では
なく、素子間分離絶縁領域に形成されることを特徴とす
る。
面上の素子形成予定領域を除く領域上にシリコン基板の
高温熱酸化に際しての難酸化性膜を形成する工程と、そ
の後高温熱酸化法によりこの難酸化性膜ｔマスクとして
、素子形成予定領域上にのみシリコン酸化膜音形成する
工程と、−導電型単結晶シリコン基板と同−導電性を有
する不純物を素子形成予定領域及び素子形成予定領域を
除く、領域に導入することにより、この素子形成予定領
域では７リコン酸化膜中昏、また素子形成予定領域上除
く領域では一導電型単結晶シリコン基板中に不純物分子
を拡散せしめる工程と、高温熱岐化法により前記、難酸
化性膜を除去した。素子形成予定領域を除く領域にのみ
、シリコン酸化膜を形成する工程と前記、不純物を導入
した、シリコン酸化膜のみを選択的に除去することによ
り素子形成予定領域を除く領域に素子間分離の絶縁膜を
形成する工程とを含む半導体装置の製造方法にある。す
なわち、その要旨はバーズビークが、素子形成領域では
なく、素子間分離絶縁領域に形成されることを特徴とす
る。
その結果としてバーズビークは素子間分離絶縁領域に喰
い込んで形成されるので、素子形成領域は、精度良く、
また再現性良く形成することが可能になる。
い込んで形成されるので、素子形成領域は、精度良く、
また再現性良く形成することが可能になる。
第３図（ａ）〜（ｇ）に１本発明の一実施例全、各工程
毎に順に示す。第３図（ａ）〜（ｇ）に示したのは、Ｍ
Ｏ８型トランジスタのチャンネル領域に沿った断面囚で
、第２図（ａ）において、９で示した線に沿った構造を
あられしている。
毎に順に示す。第３図（ａ）〜（ｇ）に示したのは、Ｍ
Ｏ８型トランジスタのチャンネル領域に沿った断面囚で
、第２図（ａ）において、９で示した線に沿った構造を
あられしている。
まず第３図（ａ）で示すように、−導電型単結晶シリコ
ン基板３１の一生表面上に、例えば、畳化シリコンのよ
うな、シリコン基板の高温熱酸化に際して難酸化性を有
する被膜３２を形成する。そして、その後所定のフォト
マスクを用いて、公知のフォトエツチング工程ｋＡして
、フォトレジストヲ、素子間分離絶縁領域上にのみ残し
、他を除去し、フォトレジストによるパターン３３を形
成する。
ン基板３１の一生表面上に、例えば、畳化シリコンのよ
うな、シリコン基板の高温熱酸化に際して難酸化性を有
する被膜３２を形成する。そして、その後所定のフォト
マスクを用いて、公知のフォトエツチング工程ｋＡして
、フォトレジストヲ、素子間分離絶縁領域上にのみ残し
、他を除去し、フォトレジストによるパターン３３を形
成する。
次いで、第３図（ｂ）に示すように前工程で形成した、
フォトレジスト３３全マスクにして、公知のエツチング
法にょフ、窒化シリコン膜３２を選択的に除去して難酸
化性被膜３２ａ、３２ｂを形成する。
フォトレジスト３３全マスクにして、公知のエツチング
法にょフ、窒化シリコン膜３２を選択的に除去して難酸
化性被膜３２ａ、３２ｂを形成する。
フォトレジスト３３を除去した後高温（１０００’ｃ）
の酸化雰囲気中にさらすことにより、窒化シリコンより
成る難酸化性被膜３２ａ、３２ｂに被われていない領域
にのみ約０８μｍ の厚い酸化シリコン膜３７が成長す
る（第３図（Ｃ））。すなわち素子間分離絶縁領域を除
く領域にのみ、酸化シリコン膜を形成することが可能で
ある。
の酸化雰囲気中にさらすことにより、窒化シリコンより
成る難酸化性被膜３２ａ、３２ｂに被われていない領域
にのみ約０８μｍ の厚い酸化シリコン膜３７が成長す
る（第３図（Ｃ））。すなわち素子間分離絶縁領域を除
く領域にのみ、酸化シリコン膜を形成することが可能で
ある。
その後、ｎｌ１ｌ１難ｅ難酸化膜３２ａ、３２ｂ全除去
した後第３図（ｄＫ示すように、公知の熱拡散法もしく
は、イオン注入法などを用いることにより、素子形成領
域、及び素子間分離絶縁領域のすべてに、前記−導電型
単結晶シリコン基板３１と同一導電性を有する不純物を
導入する。本実施例ではボロンイオンを打込エネルギー
１５０１ぐｅＶで導入する。不純物濃度は１０１７〜１
ｏ１８／ｃｍ３ となる。
した後第３図（ｄＫ示すように、公知の熱拡散法もしく
は、イオン注入法などを用いることにより、素子形成領
域、及び素子間分離絶縁領域のすべてに、前記−導電型
単結晶シリコン基板３１と同一導電性を有する不純物を
導入する。本実施例ではボロンイオンを打込エネルギー
１５０１ぐｅＶで導入する。不純物濃度は１０１７〜１
ｏ１８／ｃｍ３ となる。
それによって素子形成領域では、前記酸化シリコン膜３
７に、また素子間分離絶縁領域では、前記−導電型単結
晶シリコン基板３１に前記不純物が拡散され、それぞれ
高濃度で不純物を含んだ酸化シリコン膜３７ａ 及び−
導電型単結晶シリコン基板の表面領域３１ａ、３１ｂが
形成される。
７に、また素子間分離絶縁領域では、前記−導電型単結
晶シリコン基板３１に前記不純物が拡散され、それぞれ
高濃度で不純物を含んだ酸化シリコン膜３７ａ 及び−
導電型単結晶シリコン基板の表面領域３１ａ、３１ｂが
形成される。
その後、装置全高温酸化性雰囲気中にさらすことにより
、前記難酸化性被膜３２ａ、３２ｂを除去したあとの領
域、すなわち、前記−導電型単結晶シリコン基板３１と
同一導電性を有する不純物がよ、り高濃度で拡散された
前記３１ａ、 ３１ｂＬ７）領域にのみ酸化シリコン膜
を成長する。この場合、高温嶋化雰囲気の条件を最適に
設定すれば、前記不純物を含んだ酸化シリコン被膜３７
ａＶＣ被われた領域は、新たに、（突化膜が成長するこ
とがないようにする事が出来る。本実施例では１０００
°Ｃの酸素雰囲気中でドライ酸化を行なった。これによ
って第３図（ｅ）で示した構造を得る。
、前記難酸化性被膜３２ａ、３２ｂを除去したあとの領
域、すなわち、前記−導電型単結晶シリコン基板３１と
同一導電性を有する不純物がよ、り高濃度で拡散された
前記３１ａ、 ３１ｂＬ７）領域にのみ酸化シリコン膜
を成長する。この場合、高温嶋化雰囲気の条件を最適に
設定すれば、前記不純物を含んだ酸化シリコン被膜３７
ａＶＣ被われた領域は、新たに、（突化膜が成長するこ
とがないようにする事が出来る。本実施例では１０００
°Ｃの酸素雰囲気中でドライ酸化を行なった。これによ
って第３図（ｅ）で示した構造を得る。
次に、公知のエツチング技術を用いる事により、酸化シ
リコン膜をエツチング除去するのであるが、不純物を含
んだ酸化シリコン膜が、不純物を含まない酸化シリコン
膜よりもエツチング速度が大きい選択エツチング方法を
用いる事にょシ、第３図（ｅ）で示した不純６吻を宮ま
ない波化シリコン膜３４ａ。
リコン膜をエツチング除去するのであるが、不純物を含
んだ酸化シリコン膜が、不純物を含まない酸化シリコン
膜よりもエツチング速度が大きい選択エツチング方法を
用いる事にょシ、第３図（ｅ）で示した不純６吻を宮ま
ない波化シリコン膜３４ａ。
３４ｂ を十分に残しｆｃま１、不況物を含んだ酸化
シ１ ニア ｙ膜３７ａのみを完全に除去する事が出来
る。
シ１ ニア ｙ膜３７ａのみを完全に除去する事が出来
る。
つまり、第３図（ｆ）で示した構造が得られるが、この
図で不純物を含んだ酸化シリコン膜が除去された領域は
、本来半導体装置として、素子形成領域であったので、
余子間分陥絶縁領域にのみ酸化シリコン被膜を形成した
構造になる。
図で不純物を含んだ酸化シリコン膜が除去された領域は
、本来半導体装置として、素子形成領域であったので、
余子間分陥絶縁領域にのみ酸化シリコン被膜を形成した
構造になる。
その後第３図（ｇｌに示すようにゲート絶縁膜３８を形
成した後、ゲート電極３５を形成して、ｆ＋４０ｓ型半
導体装置の基本構造を得る。
成した後、ゲート電極３５を形成して、ｆ＋４０ｓ型半
導体装置の基本構造を得る。
不発明によれば、従来素子形成領域の内部に向って形成
されたバーズビークが、逆に素子間分離絶縁領域に向っ
て形成される。したがって素子形成領域の寸法が減少す
る事がなく、その結果ゲート巾の小さい１ｊ、４０ Ｓ
皇半導体装１ｒデに最・穐な構造が得られる。
されたバーズビークが、逆に素子間分離絶縁領域に向っ
て形成される。したがって素子形成領域の寸法が減少す
る事がなく、その結果ゲート巾の小さい１ｊ、４０ Ｓ
皇半導体装１ｒデに最・穐な構造が得られる。
第１図（ａ）〜（ｄ）は各々ＭＵＳ型半導体装置の素子
形成領域を従来の製造方法に従って製造した場合の各工
程を順に示した断面図、第２図（ａ）〜（Ｃ）はＭＯ８
型半導体装置の構造図であって第２図（ａ）はその平面
構造を、第２図（ｂ）、 （Ｃ）は各々製造工程での断
面図、第３図（ａ）〜（ｇ）は各々本発明に基づく製造
方法を各工程順に示した断面図、である。 なお図において、 １１．２１，３１・・・・・・−導電型単結晶シリコン
基板、１２，２２．３２・・・・・・難１′ν化性膜、
１３゜３３・・・・・・フォトレジスト、ｉ４．２４，
３４ａ。 ３４ｂ・・・・・・素子間分離絶縁膜、３７・・・・・
・１ｉ化シリコン膜、３１ａ、３１ｂ・・・・・・不純
物を含んだ基板領域、１５，３８・・・・・・ゲート絶
縁潤、１６．３５・・・・・・ゲート電極、である。 代理人 弁理士 内 原 音
形成領域を従来の製造方法に従って製造した場合の各工
程を順に示した断面図、第２図（ａ）〜（Ｃ）はＭＯ８
型半導体装置の構造図であって第２図（ａ）はその平面
構造を、第２図（ｂ）、 （Ｃ）は各々製造工程での断
面図、第３図（ａ）〜（ｇ）は各々本発明に基づく製造
方法を各工程順に示した断面図、である。 なお図において、 １１．２１，３１・・・・・・−導電型単結晶シリコン
基板、１２，２２．３２・・・・・・難１′ν化性膜、
１３゜３３・・・・・・フォトレジスト、ｉ４．２４，
３４ａ。 ３４ｂ・・・・・・素子間分離絶縁膜、３７・・・・・
・１ｉ化シリコン膜、３１ａ、３１ｂ・・・・・・不純
物を含んだ基板領域、１５，３８・・・・・・ゲート絶
縁潤、１６．３５・・・・・・ゲート電極、である。 代理人 弁理士 内 原 音
Claims (1)
- 一導電型単結晶シリコン基板の一生表面上に選択的に難
酸化性膜全形成する工程と、前記、難酸化性膜をマスク
として素子形成領域上に第１のシリコンミＪ化膜を形成
する工程と、−導電型不純物全前記素子形成領域では前
記第１のシリコン酸化膜中に、また前記素子形成領域を
除く領域では、前記−′導電型単結晶シリコン基板中に
導入する工程と、しかる後に前記素子形成領域を除く領
域に第２のシリコン酸化膜を形成する工程と、前記第１
のシリコン酸化膜を選択的に除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204755A JPS5994841A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204755A JPS5994841A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994841A true JPS5994841A (ja) | 1984-05-31 |
Family
ID=16495802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204755A Pending JPS5994841A (ja) | 1982-11-22 | 1982-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994841A (ja) |
-
1982
- 1982-11-22 JP JP57204755A patent/JPS5994841A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0775243B2 (ja) | 半導体装置の製造方法 | |
| JPS6174350A (ja) | 半導体装置の製造方法 | |
| JPS61117850A (ja) | 集積回路装置のみぞ分離処理方法 | |
| JPH0312785B2 (ja) | ||
| JPH02304927A (ja) | 半導体装置の製造方法 | |
| JPS59165434A (ja) | 半導体装置の製造方法 | |
| JPS5994841A (ja) | 半導体装置の製造方法 | |
| JPS5844735A (ja) | 半導体装置の製造方法 | |
| JP2620403B2 (ja) | 半導体装置の製造方法 | |
| JPS58220443A (ja) | 半導体装置の製造方法 | |
| JPS6136381B2 (ja) | ||
| JP2000100931A (ja) | 半導体装置及びその製造方法 | |
| JPS5992547A (ja) | アイソレ−シヨン方法 | |
| JPS6027180B2 (ja) | 半導体装置の製造方法 | |
| JPS5984437A (ja) | 半導体装置の製造方法 | |
| KR0125312B1 (ko) | 반도체 소자의 필드산화막 형성방법 | |
| JPS595645A (ja) | 半導体装置の製造方法 | |
| KR940001813B1 (ko) | 반도체장치 소자 분리방법 및 그 소자 분리영역을 갖는 반도체장치 | |
| JPS62232143A (ja) | 半導体装置の製造方法 | |
| JPH01173712A (ja) | 半導体装置の製造方法 | |
| JPS59177941A (ja) | 素子分離領域の製造方法 | |
| JPS596556A (ja) | 半導体装置の製造方法 | |
| JPH05335407A (ja) | 半導体装置の製造方法 | |
| JPS6049647A (ja) | 半導体装置の製造方法 | |
| JPS6359532B2 (ja) |