JPS59844B2 - 入出力装置制御方式 - Google Patents
入出力装置制御方式Info
- Publication number
- JPS59844B2 JPS59844B2 JP53098870A JP9887078A JPS59844B2 JP S59844 B2 JPS59844 B2 JP S59844B2 JP 53098870 A JP53098870 A JP 53098870A JP 9887078 A JP9887078 A JP 9887078A JP S59844 B2 JPS59844 B2 JP S59844B2
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- JP
- Japan
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- output
- input
- signal
- clock
- delay circuit
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は同期運転モードをとるデータ処理装置つ の入
出力装置制御方式に関する。
出力装置制御方式に関する。
従来この種の装置では、同期運転モードをとる場合、片
系の中央処理装置（ＣＰＵ）から入出力装置に対し、オ
ーダを送出し、その応答信号を両県のＣＰＵで受信する
。
系の中央処理装置（ＣＰＵ）から入出力装置に対し、オ
ーダを送出し、その応答信号を両県のＣＰＵで受信する
。
この受信の際まず受信用５ ゲートを開き、入出力装置
からのデータを受信し一定時間後に前記ゲートを閉じる
。その後、受信したデータを読み出す方式（ウインド方
式）がとられていた。この方式によると、前記一定時間
を短かくとると、片系データが受信されないことが０起
こり、また長くすると入出力装置との転送能力を低下さ
せてしまう欠点があつた。また従来技術の第２の例とし
て、ＣｐＵと入出力装置間で同期させてデータ転送を行
なう方式があつた。
からのデータを受信し一定時間後に前記ゲートを閉じる
。その後、受信したデータを読み出す方式（ウインド方
式）がとられていた。この方式によると、前記一定時間
を短かくとると、片系データが受信されないことが０起
こり、また長くすると入出力装置との転送能力を低下さ
せてしまう欠点があつた。また従来技術の第２の例とし
て、ＣｐＵと入出力装置間で同期させてデータ転送を行
なう方式があつた。
この方式では装置間での同期をとること５ が難かしく
、特に両者間の距離が長い場合には不可能であつた。本
発明は、入出力装置からの応答信号を両県の中央処理装
置で受信し、他系の中央処理装置と互に交叉することに
より上記欠点を解決し、非同期００である入出力装置か
らの応答信号が両県の中央処理装置間で位相のバラツキ
を起こすのを補正するようにした入出力装置制御方式を
提供するものである。
、特に両者間の距離が長い場合には不可能であつた。本
発明は、入出力装置からの応答信号を両県の中央処理装
置で受信し、他系の中央処理装置と互に交叉することに
より上記欠点を解決し、非同期００である入出力装置か
らの応答信号が両県の中央処理装置間で位相のバラツキ
を起こすのを補正するようにした入出力装置制御方式を
提供するものである。
本発明は同期運転モードをとるデータ処理装置１５にお
いて、入出力装置から両系中央処理装置（ＣＰＵ）への
応答信号を一担両系のＣＰＵで受信し、あらかじめ定め
られた条件（例えばマスタ一系ＣＰＵの受信信号をスレ
イプ系のそれより優先する）により優先選択し、さらに
その優先選択された受信信号を他系ＣＰＵとの交叉手段
により、他系ＣＰＵへ送出し、入出力装置からの応答信
号を、両系ＣＰＵで位相ずれのないように補正するよう
にしたことを特徴とする。
いて、入出力装置から両系中央処理装置（ＣＰＵ）への
応答信号を一担両系のＣＰＵで受信し、あらかじめ定め
られた条件（例えばマスタ一系ＣＰＵの受信信号をスレ
イプ系のそれより優先する）により優先選択し、さらに
その優先選択された受信信号を他系ＣＰＵとの交叉手段
により、他系ＣＰＵへ送出し、入出力装置からの応答信
号を、両系ＣＰＵで位相ずれのないように補正するよう
にしたことを特徴とする。
次に本発明の実施例について図面を参照して説明する。
図において２，３は同期運転中の中央処理装置ＣＰＵＯ
，ＣＰＵｌであり、説明のためにＣＰＵＯはマスター系
、ＣＰＵｌはスレイプ系とするがこれに限定されるもの
ではない。
，ＣＰＵｌであり、説明のためにＣＰＵＯはマスター系
、ＣＰＵｌはスレイプ系とするがこれに限定されるもの
ではない。
ここで、図示してないがマスター系のＣＰＵＯから入出
力装置（１０）１に即し、オーダを送出し、その応答信
号をＣＰＵＯ，ＣＰＵｌで受信する場合の動作について
説明する。始めにＣＰＵＯ，ＣＰＵｌは同期化したクロ
ツクで動作しており、そのクロツクはＣＰＵＯ，ＣＰＵ
ｌ間の交叉信号の伝搬遅延時間より充分長い周期をもつ
ものとする。
力装置（１０）１に即し、オーダを送出し、その応答信
号をＣＰＵＯ，ＣＰＵｌで受信する場合の動作について
説明する。始めにＣＰＵＯ，ＣＰＵｌは同期化したクロ
ツクで動作しており、そのクロツクはＣＰＵＯ，ＣＰＵ
ｌ間の交叉信号の伝搬遅延時間より充分長い周期をもつ
ものとする。
ＣＰＵＯからオーダを受信した０１は両系のＣｐＵに応
答信号を返送するが、装置間のデータ転送のためにＣＰ
ＵＯとＣＰＵｌでは致達時間に異いが起きる。このため
ＣＰＵＯとＣＰＵｌで各々１０からの応答信号をクロツ
クで正規化した場合にクロツクレベルで同位相の信号と
する事が出来ない。本発明はこの正規化時の位相のずれ
を起さない様にするもので、まず１０からの応答信号は
４，５のフリツプフロツプ（ＦＦ）にラツチされる。次
にクロツクで同期された遅延回路６，７で遅延される。
また４，５のＦＦは６，７のＤＬの出力信号によりリセ
ツトされ、結局６，７のＤＬの出力信号はクロツクで同
期された一定のパルス巾を持つことになる。ここでＣＰ
ＵＯがマスター系、ＣＰＵｌがスレイブ系であることか
ら、ＡＣＴＯ＝１，ＡＣＴ１＝０であるとすると、マル
チプレクサ８，９はＣＰＵＯのＤＬ６の出力信号を選択
することになり、マルチプレクサ８，９の出力は、クロ
ツクレベルで同期された一定のパルス巾の信号となる。
ＣＰＵｌがマスター系の場合も同様に説明できる。以上
説明したように、この例では６，７のＤＬの出力信号を
ＣＰＵＯ，ＣＰＵｌに互に交叉する事に１０からの応答
信号を同期させることが可能となる。本発明は以上説明
したように、入出力装置からの応答信号を中央処理装置
間で互に交叉するように構成することにより、入出力装
置から応答信号のバラツキを巾系の中央処理装置間で補
正し、入出力処理の同期運転を可能とする効果がある。
答信号を返送するが、装置間のデータ転送のためにＣＰ
ＵＯとＣＰＵｌでは致達時間に異いが起きる。このため
ＣＰＵＯとＣＰＵｌで各々１０からの応答信号をクロツ
クで正規化した場合にクロツクレベルで同位相の信号と
する事が出来ない。本発明はこの正規化時の位相のずれ
を起さない様にするもので、まず１０からの応答信号は
４，５のフリツプフロツプ（ＦＦ）にラツチされる。次
にクロツクで同期された遅延回路６，７で遅延される。
また４，５のＦＦは６，７のＤＬの出力信号によりリセ
ツトされ、結局６，７のＤＬの出力信号はクロツクで同
期された一定のパルス巾を持つことになる。ここでＣＰ
ＵＯがマスター系、ＣＰＵｌがスレイブ系であることか
ら、ＡＣＴＯ＝１，ＡＣＴ１＝０であるとすると、マル
チプレクサ８，９はＣＰＵＯのＤＬ６の出力信号を選択
することになり、マルチプレクサ８，９の出力は、クロ
ツクレベルで同期された一定のパルス巾の信号となる。
ＣＰＵｌがマスター系の場合も同様に説明できる。以上
説明したように、この例では６，７のＤＬの出力信号を
ＣＰＵＯ，ＣＰＵｌに互に交叉する事に１０からの応答
信号を同期させることが可能となる。本発明は以上説明
したように、入出力装置からの応答信号を中央処理装置
間で互に交叉するように構成することにより、入出力装
置から応答信号のバラツキを巾系の中央処理装置間で補
正し、入出力処理の同期運転を可能とする効果がある。
図は本発明の一実施例を部分的にプロツタ図で示した回
路図である。 １・・・入出力装置、２，３・・・中央処理装置、４，
５・・・フイリツプフロツプ、６，７・・・遅延回路、
８，９・・・マルチプレクサ。
路図である。 １・・・入出力装置、２，３・・・中央処理装置、４，
５・・・フイリツプフロツプ、６，７・・・遅延回路、
８，９・・・マルチプレクサ。
Claims (1)
- １ クロックレベルで同期され同期運転モードをとるデ
ータ処理装置において、２台の中央処理装置の各々は入
出力装置からの応答信号を受信するフリップフロップと
、このフリップフロップからの受信出力を前記クロック
で同期して入力し遅延させる遅延回路を有し、この遅延
回路の出力信号により前記フリップフロップをリセット
することにより、遅延回路の出力信号をクロックで同期
された一定のパル巾とし、さらにこの遅延回路の出力信
号を互いに他系の中央制御装置の選択回路に入力し、自
系および他系の遅延回路からの出力のうちのいずれか一
方をあらかじめ設定した信号により選択して同一の出力
を得ることにより入出力装置からの応答信号受信タイミ
ングの両中央処理装置間でのバラツキを補正することを
特徴とする入出力装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53098870A JPS59844B2 (ja) | 1978-08-14 | 1978-08-14 | 入出力装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53098870A JPS59844B2 (ja) | 1978-08-14 | 1978-08-14 | 入出力装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525175A JPS5525175A (en) | 1980-02-22 |
| JPS59844B2 true JPS59844B2 (ja) | 1984-01-09 |
Family
ID=14231210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53098870A Expired JPS59844B2 (ja) | 1978-08-14 | 1978-08-14 | 入出力装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59844B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130164A (en) * | 1981-02-05 | 1982-08-12 | Nec Corp | Synchronization adjusting circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441373B2 (ja) * | 1974-10-23 | 1979-12-07 | ||
| JPS5148232A (ja) * | 1974-10-23 | 1976-04-24 | Hitachi Ltd | Kurotsukuhatsuseikino dokikahoshiki |
| JPS5245346U (ja) * | 1975-09-27 | 1977-03-31 |
-
1978
- 1978-08-14 JP JP53098870A patent/JPS59844B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525175A (en) | 1980-02-22 |
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