JPS5984541A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5984541A JPS5984541A JP57194709A JP19470982A JPS5984541A JP S5984541 A JPS5984541 A JP S5984541A JP 57194709 A JP57194709 A JP 57194709A JP 19470982 A JP19470982 A JP 19470982A JP S5984541 A JPS5984541 A JP S5984541A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- collector
- semiconductor device
- island region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置における素子間のクロストーク防止
技術に関する。
技術に関する。
バイポーラ形リニアＩＣ（半導体集積回路装置）におい
ては、通常、ｐ型８ｉ（シリコン）半導体基板の上にｎ
型Ｓｉ半導体層をエピタキシャル成長させ、このエピタ
キシャルｎ型層をその表面からｐ型基板にかけて部分拡
散したアイソレーションｐ型層をつくり、このｐ型層に
より他領域から電気的に離隔された島領域内にｎｐｎ）
ランジスタ等の素子を形成していた。
ては、通常、ｐ型８ｉ（シリコン）半導体基板の上にｎ
型Ｓｉ半導体層をエピタキシャル成長させ、このエピタ
キシャルｎ型層をその表面からｐ型基板にかけて部分拡
散したアイソレーションｐ型層をつくり、このｐ型層に
より他領域から電気的に離隔された島領域内にｎｐｎ）
ランジスタ等の素子を形成していた。
ところで複数のｎｐｎトランジスタのコレクタを共通と
する回路においては、これら複数のトランジスタを同一
の島領域内に形成するのが普通である。例えばイコラ・
イザーアンプ回路においては、第１図、第２図に示すよ
うに、ｐ型Ｓｉ基板１上でアイソレーションｐ型層２に
より囲まれた島領域エピタキシャルｎ型層内３の一方に
入力段のｎｐｎ）ランジスタＱ、のベースｐ型層４とエ
ミッタｎ型層取出形成し、他方に出力段のｎｐｎ）＋ ランジスタＱ、のベースｐ型層６とエミッタｎ型層７を
形成し、これら２つのｎｐｎトランジスタＱ、、Ｑ、直
下に共通のコレクンとなるｎｉｌ埋込層８を連続した形
で形成し、島領域の中央部から一つのコレクタ取出しｎ
＋型層９を通じてコレクタ電極Ｃを取出すようにしてい
る。
する回路においては、これら複数のトランジスタを同一
の島領域内に形成するのが普通である。例えばイコラ・
イザーアンプ回路においては、第１図、第２図に示すよ
うに、ｐ型Ｓｉ基板１上でアイソレーションｐ型層２に
より囲まれた島領域エピタキシャルｎ型層内３の一方に
入力段のｎｐｎ）ランジスタＱ、のベースｐ型層４とエ
ミッタｎ型層取出形成し、他方に出力段のｎｐｎ）＋ ランジスタＱ、のベースｐ型層６とエミッタｎ型層７を
形成し、これら２つのｎｐｎトランジスタＱ、、Ｑ、直
下に共通のコレクンとなるｎｉｌ埋込層８を連続した形
で形成し、島領域の中央部から一つのコレクタ取出しｎ
＋型層９を通じてコレクタ電極Ｃを取出すようにしてい
る。
このような回路において、アンプの利得が高い（増幅率
が大きい）場合に、共通のコレクタｎ＋型埋込層８があ
るため例えば共通のコレクタと両方のトランジスタのベ
ースとの間の抵抗Ｒ＊ −Ｒｔに流れる電流の不均衡に
よってコレクタ電圧の変動を生じ出力段から入力段へ、
他のブロックの回路から入力段への信号電流のもれこみ
、いわゆる「クロストーク」を生じて他の領域のトラン
ジスタ等に悪影響をおこすことが問題となっていた。
が大きい）場合に、共通のコレクタｎ＋型埋込層８があ
るため例えば共通のコレクタと両方のトランジスタのベ
ースとの間の抵抗Ｒ＊ −Ｒｔに流れる電流の不均衡に
よってコレクタ電圧の変動を生じ出力段から入力段へ、
他のブロックの回路から入力段への信号電流のもれこみ
、いわゆる「クロストーク」を生じて他の領域のトラン
ジスタ等に悪影響をおこすことが問題となっていた。
しかしながら複数の素子を別々の島領域内に入れようと
すれば素子の占有面積が増し、チップ寸法が増加する結
果になった。
すれば素子の占有面積が増し、チップ寸法が増加する結
果になった。
本発明は上記した問題にかんがみてなされたものであり
、その目的とするところは、回路間のクロストークを防
ぎ、しかも素子の占有面積を増加させない半導体装置の
構造を提供することにある。
、その目的とするところは、回路間のクロストークを防
ぎ、しかも素子の占有面積を増加させない半導体装置の
構造を提供することにある。
以下本発明を実施例にそって詳述する。
第３図は一つの半導体島領域であるエピタキシャルｎ型
層内にコレクタを共通とするコレクタ■ｃｃの入力段及
び出力段のトランレフ２０重、Ｑりを形成する場合の一
つの実施例を示す。同図においては第２図で示した半導
体装置と共通の構成部分は同一の括示記号で示している
。従来例（第２図）では２つのトランジスタＱ、、Ｑ、
の下部に共通の連続したｎ＋＋埋込層８を形成１−たが
、本発明ではトランジスタＱ１ 、Ｑｔ毎にｎ＋＋埋込
層８ａ、８ｂを区切る構造とすることにより抵抗Ｒｏ分
を増加させた。これにより、トランジスタ動作時には第
４図で示すように２つのトランジスタＱ、、Ｑ、のコレ
クタ抵抗Ｒｔ 、Ｒｔに対して並列に抵抗Ｒ６が入る
ことでコレクタ電圧の変動が他の；・ランジスタに伝わ
って悪影響を及ぼすのを防止できる。従来例ではこのＲ
８かないためのＲ，、Ｒ，をこれに並列な配線Ｌ（第４
図に点線で示す）で短絡した形になり、出力段から入力
段へのクロストークを生じることは前述した通りである
。なおコレクタ取出し部としては各ｎ＋＋埋込層３ａ、
３ｂに近接するよう［Ｃｎ”（コレクタｎ 型層）９ａ
、９ｂを設け、これらｎ 型層９ａ 、９ｂに同時に
オーミックコンタクトするコレクタ電極Ｃを設けるよう
にする。
層内にコレクタを共通とするコレクタ■ｃｃの入力段及
び出力段のトランレフ２０重、Ｑりを形成する場合の一
つの実施例を示す。同図においては第２図で示した半導
体装置と共通の構成部分は同一の括示記号で示している
。従来例（第２図）では２つのトランジスタＱ、、Ｑ、
の下部に共通の連続したｎ＋＋埋込層８を形成１−たが
、本発明ではトランジスタＱ１ 、Ｑｔ毎にｎ＋＋埋込
層８ａ、８ｂを区切る構造とすることにより抵抗Ｒｏ分
を増加させた。これにより、トランジスタ動作時には第
４図で示すように２つのトランジスタＱ、、Ｑ、のコレ
クタ抵抗Ｒｔ 、Ｒｔに対して並列に抵抗Ｒ６が入る
ことでコレクタ電圧の変動が他の；・ランジスタに伝わ
って悪影響を及ぼすのを防止できる。従来例ではこのＲ
８かないためのＲ，、Ｒ，をこれに並列な配線Ｌ（第４
図に点線で示す）で短絡した形になり、出力段から入力
段へのクロストークを生じることは前述した通りである
。なおコレクタ取出し部としては各ｎ＋＋埋込層３ａ、
３ｂに近接するよう［Ｃｎ”（コレクタｎ 型層）９ａ
、９ｂを設け、これらｎ 型層９ａ 、９ｂに同時に
オーミックコンタクトするコレクタ電極Ｃを設けるよう
にする。
以上実施例で述べたように、本発明は共通の島領域内に
コレクタを共通とする入力・出力ｎｐｎトランジスタが
形成された場合に、各トランジスタごとにｎ＋＋埋込層
を形成し、それら、を゛相互に離隔した構造を有するも
のであり、２つのｎｐｎトランジスタのコレクタ・コレ
クタ間の寄生抵抗（ＲＯ）を大きくすることによりクロ
ストークを低減したものである。このような構造とする
ことで同一の島領域にｎｐｎ）ランジスクを他の素子と
共存させることができ、これらをアイソレーション層で
分離させることにくらべれば素子の占有面積をはるかに
低減でき、チップ寸法を小さくするという効果が得られ
る。
コレクタを共通とする入力・出力ｎｐｎトランジスタが
形成された場合に、各トランジスタごとにｎ＋＋埋込層
を形成し、それら、を゛相互に離隔した構造を有するも
のであり、２つのｎｐｎトランジスタのコレクタ・コレ
クタ間の寄生抵抗（ＲＯ）を大きくすることによりクロ
ストークを低減したものである。このような構造とする
ことで同一の島領域にｎｐｎ）ランジスクを他の素子と
共存させることができ、これらをアイソレーション層で
分離させることにくらべれば素子の占有面積をはるかに
低減でき、チップ寸法を小さくするという効果が得られ
る。
本発明は主としてバイポーラ・リニアＩＣに適用し特に
ゲインの高い増幅回路の場合に有効である。
ゲインの高い増幅回路の場合に有効である。
第１図は一つの島領域に２つのｎｐｎ）ランジスタを形
成した半導体装置の例を示す平面図、第２図は第１図に
おけるＡ−Ａ’切断断面図である。 第３図は本発明の一実施例を示す半導体装置の断面図で
ある。 第４図は第３図の半導体装置に等価の回路図である。 １・・・Ｐ’−ＷＳ ｉ基板、２・・・アイソレーショ
ン層型層、３・・・エピタキシャルｎ層（島領域）、４
・・・ｐ！ベベー、５・・・ｎ＋現現定ミック６・・・
ｐ型ベース、７・・・ｎ＋型型心ミック８・・・ｎ＋＋
埋込層、９・・・ｎ＋＋コレクタ取出し部。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
成した半導体装置の例を示す平面図、第２図は第１図に
おけるＡ−Ａ’切断断面図である。 第３図は本発明の一実施例を示す半導体装置の断面図で
ある。 第４図は第３図の半導体装置に等価の回路図である。 １・・・Ｐ’−ＷＳ ｉ基板、２・・・アイソレーショ
ン層型層、３・・・エピタキシャルｎ層（島領域）、４
・・・ｐ！ベベー、５・・・ｎ＋現現定ミック６・・・
ｐ型ベース、７・・・ｎ＋型型心ミック８・・・ｎ＋＋
埋込層、９・・・ｎ＋＋コレクタ取出し部。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- １、半導体基体表面に他領域と電気的に隔離された基体
と異なる導電型の半導体島領域を有し、一つの半導体島
領域内にコレクタを共通とする入力・出力トランジスタ
が形成された半導体装置において、前記トランジスタの
コレクタ部となる高濃度埋込層が相互に離隔されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194709A JPS5984541A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194709A JPS5984541A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984541A true JPS5984541A (ja) | 1984-05-16 |
Family
ID=16328944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194709A Pending JPS5984541A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218159A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414477A (en) * | 1977-07-04 | 1979-02-02 | Kurashiki Boseki Kk | Method of manufacturing partially stuck soft polyurethane foam product |
-
1982
- 1982-11-08 JP JP57194709A patent/JPS5984541A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414477A (en) * | 1977-07-04 | 1979-02-02 | Kurashiki Boseki Kk | Method of manufacturing partially stuck soft polyurethane foam product |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218159A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
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