JPH0336308B2 - - Google Patents
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- Publication number
- JPH0336308B2 JPH0336308B2 JP56118035A JP11803581A JPH0336308B2 JP H0336308 B2 JPH0336308 B2 JP H0336308B2 JP 56118035 A JP56118035 A JP 56118035A JP 11803581 A JP11803581 A JP 11803581A JP H0336308 B2 JPH0336308 B2 JP H0336308B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- collector
- base
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路のパターンレイアウト
に関するものである。
に関するものである。
半導体集積回路は、主に抵抗とトランジスタに
よつて構成されているが、第１図の回路を半導体
集積回路化する場合は、従来は第２図に示すパタ
ーンレイアウトが用いられている。第１図におい
て、R1〜R4は抵抗、Q1，Q2はトランジスタ、１
はVccの電源端子であつて回路の最高電位になつ
ており、そして２は接地端子である。尚、第１図
の回路で、トランジスタQ1，Q2はダーリントン
接続されてこれのベースに供給された信号をレベ
ルシフトすると共に出力電流容量を大きくする機
能をもつ。第２図に示す従来のパターンレイアウ
トでは、R1〜R4の抵抗領域は同一のエピタキシ
ヤル領域３の中で製造できるが、トランジスタ
Q1とQ2は絶縁分離領域８によつて単独に分離さ
れている。もしQ1，Q2を３の領域で従来技術で
そのまま形成すると寄生効果が発生し回路動作を
しなくなる。なお、４は島状エピタキシヤル領域
３をバイアスする部分であり、通常は最高電位
Vccでバイアスされる。又、５，６および７はそ
れぞれトランジスタのエミツタ領域、ベース領域
およびコレクタ取り出し領域を示している。
よつて構成されているが、第１図の回路を半導体
集積回路化する場合は、従来は第２図に示すパタ
ーンレイアウトが用いられている。第１図におい
て、R1〜R4は抵抗、Q1，Q2はトランジスタ、１
はVccの電源端子であつて回路の最高電位になつ
ており、そして２は接地端子である。尚、第１図
の回路で、トランジスタQ1，Q2はダーリントン
接続されてこれのベースに供給された信号をレベ
ルシフトすると共に出力電流容量を大きくする機
能をもつ。第２図に示す従来のパターンレイアウ
トでは、R1〜R4の抵抗領域は同一のエピタキシ
ヤル領域３の中で製造できるが、トランジスタ
Q1とQ2は絶縁分離領域８によつて単独に分離さ
れている。もしQ1，Q2を３の領域で従来技術で
そのまま形成すると寄生効果が発生し回路動作を
しなくなる。なお、４は島状エピタキシヤル領域
３をバイアスする部分であり、通常は最高電位
Vccでバイアスされる。又、５，６および７はそ
れぞれトランジスタのエミツタ領域、ベース領域
およびコレクタ取り出し領域を示している。
第３図は第２図のＡ−A′線に沿つた断面図を
示したものである。第３図からわかるように、ト
ランジスタQ1を島状エピタキシヤル層３から分
離して作るには分離領域８だけではなく、空乏層
のひろがりを考慮して距離l1，l2を設定しなけれ
ばならない。このl1，l2は高耐圧素子になる程大
きくとらねばならなくなり、この結果チツプサイ
ズの増大を招く。
示したものである。第３図からわかるように、ト
ランジスタQ1を島状エピタキシヤル層３から分
離して作るには分離領域８だけではなく、空乏層
のひろがりを考慮して距離l1，l2を設定しなけれ
ばならない。このl1，l2は高耐圧素子になる程大
きくとらねばならなくなり、この結果チツプサイ
ズの増大を招く。
本発明の目的はチツプサイズの縮少化が達つせ
られた半導体集積回路を提供することにある。
られた半導体集積回路を提供することにある。
すなわち、本発明による集積回路は、最高電位
にコレクタが接続されたトランジスタを抵抗製作
エピタキシヤル領域内に寄生トランジスタが形成
されることなく作つたもので、以下図面により詳
細に説明する。
にコレクタが接続されたトランジスタを抵抗製作
エピタキシヤル領域内に寄生トランジスタが形成
されることなく作つたもので、以下図面により詳
細に説明する。
第４図は本発明の一実施例によるパターンレイ
アウトの上面図である。本発明では最高バイアス
電位供給領域４′がトランジスタQ1，Q2のコレク
タを兼ね、かつ抵抗の存在するN-のエピタキシ
ヤル領域よりも高濃度の不純物領域でコレクタを
形成し、該コレクタ領域がトランジスタQ1，Q2
のベース領域６，１６の全周をかこんでいる。こ
の領域４′はエミツタと同時につくられる。寄生
効果を起さないためにはコレクタのN+領域がベ
ース領域の全周をかこむことが重要である。第５
図に示すように、コレクタのN+領域に一部欠損
があると、エピタキシヤル領域のＡ点は、最高電
位４からコレクタ取り出し７に電流が流れて４の
最高電位よりも電位降下する。この電位降下がト
ランジスタのベース・エミツタ間順方向電圧VBE
（約0.7V）以上になると、第６図に示した寄生ト
ランジスタQPが動作し回路誤動作を発生させる。
尚、QPは抵抗R1をエミツタ、エピタキシヤル領
域のＡ点をベース、基板１２をコレクタとする寄
生PNPトランジスタである。又、１０はアルミ
配線、１１はシリコン酸化膜である。
アウトの上面図である。本発明では最高バイアス
電位供給領域４′がトランジスタQ1，Q2のコレク
タを兼ね、かつ抵抗の存在するN-のエピタキシ
ヤル領域よりも高濃度の不純物領域でコレクタを
形成し、該コレクタ領域がトランジスタQ1，Q2
のベース領域６，１６の全周をかこんでいる。こ
の領域４′はエミツタと同時につくられる。寄生
効果を起さないためにはコレクタのN+領域がベ
ース領域の全周をかこむことが重要である。第５
図に示すように、コレクタのN+領域に一部欠損
があると、エピタキシヤル領域のＡ点は、最高電
位４からコレクタ取り出し７に電流が流れて４の
最高電位よりも電位降下する。この電位降下がト
ランジスタのベース・エミツタ間順方向電圧VBE
（約0.7V）以上になると、第６図に示した寄生ト
ランジスタQPが動作し回路誤動作を発生させる。
尚、QPは抵抗R1をエミツタ、エピタキシヤル領
域のＡ点をベース、基板１２をコレクタとする寄
生PNPトランジスタである。又、１０はアルミ
配線、１１はシリコン酸化膜である。
第４図に示した本発明の一実施例では、Q1，
Q2のコレクタはN+拡散層で接続されているが、
第７図のように最高電位４とQ1とQ2のコレクタ
はそれぞれアルミニウム等の金属配線１３で接続
してもよい。この場合も寄生効果を起さないため
にはベースの全周をコレクタN+が囲んでいるこ
とが重要である。N+で全周をかこんであれば、
トランジスタに電流が流れたときN+内部１５，
１６が最高電位よりさがつてもN+の外部は最高
電位Vccに保持されるので寄生効果は発生しない。
なお１４はアルミニウム配線とのコンタクトをと
るための穴である。
Q2のコレクタはN+拡散層で接続されているが、
第７図のように最高電位４とQ1とQ2のコレクタ
はそれぞれアルミニウム等の金属配線１３で接続
してもよい。この場合も寄生効果を起さないため
にはベースの全周をコレクタN+が囲んでいるこ
とが重要である。N+で全周をかこんであれば、
トランジスタに電流が流れたときN+内部１５，
１６が最高電位よりさがつてもN+の外部は最高
電位Vccに保持されるので寄生効果は発生しない。
なお１４はアルミニウム配線とのコンタクトをと
るための穴である。
以上、述べてきたように、本発明によれば、ト
ランジスタを抵抗と同一エピタキシヤル領域内に
作ることができるのでペレツトサイズの大幅な縮
少をはかることができる。
ランジスタを抵抗と同一エピタキシヤル領域内に
作ることができるのでペレツトサイズの大幅な縮
少をはかることができる。
第１図は半導体集積回路化すべき回路図、第２
図は従来のパターンレイアウト図、第３図は第２
図のＡ−A′線にそつた断面図、第４図は本発明
のパターンレイアウトの一実施例を示す上面図、
第５図及び第６図は寄生効果を説明するための
図、第７図は本発明に係るパターンレイアウトの
他の実施例を示す上面図である。 １……電源端子（Vcc）、２……接地端子、３…
…島状エピタキシヤル層、４，４′……最高電位
バイアス領域、５……エミツタ領域、６……ベー
ス領域、７……コレクタ取り出し領域、８……絶
縁分離領域、９……埋込層、１０……アルミニウ
ム配線、１１……酸化膜、１２……基板。
図は従来のパターンレイアウト図、第３図は第２
図のＡ−A′線にそつた断面図、第４図は本発明
のパターンレイアウトの一実施例を示す上面図、
第５図及び第６図は寄生効果を説明するための
図、第７図は本発明に係るパターンレイアウトの
他の実施例を示す上面図である。 １……電源端子（Vcc）、２……接地端子、３…
…島状エピタキシヤル層、４，４′……最高電位
バイアス領域、５……エミツタ領域、６……ベー
ス領域、７……コレクタ取り出し領域、８……絶
縁分離領域、９……埋込層、１０……アルミニウ
ム配線、１１……酸化膜、１２……基板。
Claims (1)
- １ 電気的に分離された１つの島状領域内に抵抗
領域とトランジスタのベースおよびエミツタ領域
とを有し、前記島状領域よりも高濃度で同じ導電
型の領域で前記ベース領域を取り囲み、該高濃度
領域をトランジスタのコレクタ取り出し領域と
し、前記島状領域内に設けられた最高電位バイア
ス領域と前記抵抗領域の一端および前記高濃度領
域が電気的に接続されている事を特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118035A JPS5818956A (ja) | 1981-07-28 | 1981-07-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118035A JPS5818956A (ja) | 1981-07-28 | 1981-07-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818956A JPS5818956A (ja) | 1983-02-03 |
| JPH0336308B2 true JPH0336308B2 (ja) | 1991-05-31 |
Family
ID=14726431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118035A Granted JPS5818956A (ja) | 1981-07-28 | 1981-07-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818956A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215682B1 (en) * | 1998-09-18 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor power converter and its applied apparatus |
-
1981
- 1981-07-28 JP JP56118035A patent/JPS5818956A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5818956A (ja) | 1983-02-03 |
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