JPS5986246A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5986246A JPS5986246A JP57196292A JP19629282A JPS5986246A JP S5986246 A JPS5986246 A JP S5986246A JP 57196292 A JP57196292 A JP 57196292A JP 19629282 A JP19629282 A JP 19629282A JP S5986246 A JPS5986246 A JP S5986246A
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- JP
- Japan
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- film
- psg
- silanol
- silicon
- psg film
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、とりわけ同装置におけ
る被膜表面の平坦化方法に関するものである。
る被膜表面の平坦化方法に関するものである。
従来例の構成とその問題点
半導体装置では、絶縁被膜上に電極形成するため、被膜
面の平坦性が重視される。
面の平坦性が重視される。
従来、平坦化技術の例としてはリンケイ酸ガラス（以下
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
るリフローの技術があるが、加熱ため、素子のチャネル
長が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問
題となってくる。また、半導体素子の高集積化に２いて
要求される多層配線技術に関しても、配線にＡ４を用い
た場合、上層及び下層ムｌ配線間の層間縁結膜を成すｐ
ｓｃの表面平坦化には高温を必要とするりフロー技術は
適用できない。比較的低温で素子を平坦化する技術はい
ろいろあるが、そのなかの−例を第１図を用いて説明す
る。
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
るリフローの技術があるが、加熱ため、素子のチャネル
長が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問
題となってくる。また、半導体素子の高集積化に２いて
要求される多層配線技術に関しても、配線にＡ４を用い
た場合、上層及び下層ムｌ配線間の層間縁結膜を成すｐ
ｓｃの表面平坦化には高温を必要とするりフロー技術は
適用できない。比較的低温で素子を平坦化する技術はい
ろいろあるが、そのなかの−例を第１図を用いて説明す
る。
なお、第１図はｉ、６２層配線技術において最も平坦化
の要求される工程、すなわち、上層Ａ５配線を形成する
にあたり要求される下層Ａｌ配線を被覆したＰＳＧ膜の
平坦化工程を示す図であり、簡明化のため、図には下層
ムｌ配線によシ生じる段差部分を示し、あえてトランジ
スター領域の断面は示していない。
の要求される工程、すなわち、上層Ａ５配線を形成する
にあたり要求される下層Ａｌ配線を被覆したＰＳＧ膜の
平坦化工程を示す図であり、簡明化のため、図には下層
ムｌ配線によシ生じる段差部分を示し、あえてトランジ
スター領域の断面は示していない。
図に示すように、まず、シリコン基板１上に層間絶縁膜
としてＰＳＧ膜２ｆ：形成した後、フォトエツチング技
術を用いて膜厚８００（ｌの下層ムｌ配線３を形成する
〔第１図（叫〕。この後、リンを含んだシラノールを回
転塗布し、更に４５０’Ｃの熱処理を施すことによりシ
ラノールをＰＳＧ膜４に変える〔第１図（ｂ）〕。次に
、膜厚ａｏｏｏ人のＰＳＧ膜６を被着する〔第１図（ｄ
）〕。これで平坦化工程は終了し、この後、スルーホー
ルを開孔し、上層Ａｌ配線を形成して完成する。しかし
、このようにして行なわれる平坦化方法においては４５
０℃の熱処理によりシラノールから形成されたＰＳＧ膜
４０下層Ａｌ配線に接触する領域において細い割れが生
じる。これを防ぐため、下層Ａｌ配線形成後、あらかじ
めＰＳＧ膜６を先に被膜し〔第１図（ｄ）〕、この後シ
ラノールを回転塗布し、４６０℃の熱処理を施すことに
よりシラノールｆ Ｐ Ｓ Ｇ ４に変え〔第１図（Ｃ
）〕、この後、スルーホール、上層ムｌ配線を形成する
方法も行なわれるが、この場合、半導体素子中にシラノ
ールから形成されるＰＳＧ膜が残るため、シラノールに
含まれる微量な金属イオン等の不純物が半導体素子の信
頼性において問題となってくる。
としてＰＳＧ膜２ｆ：形成した後、フォトエツチング技
術を用いて膜厚８００（ｌの下層ムｌ配線３を形成する
〔第１図（叫〕。この後、リンを含んだシラノールを回
転塗布し、更に４５０’Ｃの熱処理を施すことによりシ
ラノールをＰＳＧ膜４に変える〔第１図（ｂ）〕。次に
、膜厚ａｏｏｏ人のＰＳＧ膜６を被着する〔第１図（ｄ
）〕。これで平坦化工程は終了し、この後、スルーホー
ルを開孔し、上層Ａｌ配線を形成して完成する。しかし
、このようにして行なわれる平坦化方法においては４５
０℃の熱処理によりシラノールから形成されたＰＳＧ膜
４０下層Ａｌ配線に接触する領域において細い割れが生
じる。これを防ぐため、下層Ａｌ配線形成後、あらかじ
めＰＳＧ膜６を先に被膜し〔第１図（ｄ）〕、この後シ
ラノールを回転塗布し、４６０℃の熱処理を施すことに
よりシラノールｆ Ｐ Ｓ Ｇ ４に変え〔第１図（Ｃ
）〕、この後、スルーホール、上層ムｌ配線を形成する
方法も行なわれるが、この場合、半導体素子中にシラノ
ールから形成されるＰＳＧ膜が残るため、シラノールに
含まれる微量な金属イオン等の不純物が半導体素子の信
頼性において問題となってくる。
また、上層Ａｇ配線形成後、約４６０℃のＡｇシンター
処理を施すと、やはりシラノールから形成されたＰＳＧ
膜の上層Ａｌ接触面において細い割れが生じるという問
題があった。
処理を施すと、やはりシラノールから形成されたＰＳＧ
膜の上層Ａｌ接触面において細い割れが生じるという問
題があった。
発明の目的
本発明はこの様な問題を解決するものである。
すなわち、低温でＰＳＧ膜あるいは酸化ケイ素膜の平坦
化が可能で、絶縁膜の細い割れがなく、素子の信頼性に
おいて優れた半導体装置の製造方法に関するものである
。
化が可能で、絶縁膜の細い割れがなく、素子の信頼性に
おいて優れた半導体装置の製造方法に関するものである
。
発明の構成
本発明は段差を有する半導体基体上に被着した酸化ケイ
素膜あるいはＰＥＧ膜上にケイ素のオキシ誘導体を回転
塗布した後、熱処理１［ｉしてこのケイ素のオキシ誘導
体を酸化ケイ素膜あるいはＰＳＧ膜に変え、さらにこの
酸化ケイ素膜あるいはＰＳＧ膜から上記の半導体基体上
に被着した酸化ケイ素膜あるいはＰＳＧ膜の一部にわた
りエツチングすることによって平坦化を図るものである
。
素膜あるいはＰＥＧ膜上にケイ素のオキシ誘導体を回転
塗布した後、熱処理１［ｉしてこのケイ素のオキシ誘導
体を酸化ケイ素膜あるいはＰＳＧ膜に変え、さらにこの
酸化ケイ素膜あるいはＰＳＧ膜から上記の半導体基体上
に被着した酸化ケイ素膜あるいはＰＳＧ膜の一部にわた
りエツチングすることによって平坦化を図るものである
。
実施例の説明
一例としてｈ１２層配線技術において、本発明にがかる
ＰＳＧ膜の平坦化方法を採用したｒ’Ｉｏｓ型半導体装
置の製造方法の一実施例を第２図を用いて説明する。
ＰＳＧ膜の平坦化方法を採用したｒ’Ｉｏｓ型半導体装
置の製造方法の一実施例を第２図を用いて説明する。
図に示すように、まず、シリコン基板１上に所定のｈｏ
ｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲート、ソ
ース、ドレイン拡散層形成処理を行ったのち、これらを
おおう層間絶縁膜のＰＳＧ膜２を形成した後、フォトエ
ツチング技術を用いて膜厚８００ｏ人の下層ムｌ配線３
を形成する〔第２図（！Ｌ） 、ｌ。この後、膜厚１６
０００ＡのＰＳＧ膜６を被着する〔第２図（ｂ）〕。さ
らに、リンを含んだケイ素のオキシ誘導体、たとえばシ
ラノールを回転塗布した後、４６０’Ｃの熱処理を施し
て１１ン含有のシラノールＩｐｓｃ；膜４に変える〔第
２図（０） ）。次に、弗酸、弗化安門系水溶液を用い
てリン含有のシラノールから形成したＰＳＧ膜を完全に
エツチング除去する。なおこの時、下層Ａｌ配線上に被
着したＰＥＧ膜の一部も同時にエツチングされる〔第２
図（ｌｉ） ） Ｏこれで平坦化工程は終了し、この後
、スルーホールを開孔し、上層ムｌ配線を形成して完成
する。
ｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲート、ソ
ース、ドレイン拡散層形成処理を行ったのち、これらを
おおう層間絶縁膜のＰＳＧ膜２を形成した後、フォトエ
ツチング技術を用いて膜厚８００ｏ人の下層ムｌ配線３
を形成する〔第２図（！Ｌ） 、ｌ。この後、膜厚１６
０００ＡのＰＳＧ膜６を被着する〔第２図（ｂ）〕。さ
らに、リンを含んだケイ素のオキシ誘導体、たとえばシ
ラノールを回転塗布した後、４６０’Ｃの熱処理を施し
て１１ン含有のシラノールＩｐｓｃ；膜４に変える〔第
２図（０） ）。次に、弗酸、弗化安門系水溶液を用い
てリン含有のシラノールから形成したＰＳＧ膜を完全に
エツチング除去する。なおこの時、下層Ａｌ配線上に被
着したＰＥＧ膜の一部も同時にエツチングされる〔第２
図（ｌｉ） ） Ｏこれで平坦化工程は終了し、この後
、スルーホールを開孔し、上層ムｌ配線を形成して完成
する。
本実施例の場合、たとえばシラノールから形成されるＰ
ＳＧ膜はエツチングによシ完全に除去されるので、従来
例に較べてシラノール中の金属イオン等の不純物は半導
体装置の信頼性にほとんど影響しない。
ＳＧ膜はエツチングによシ完全に除去されるので、従来
例に較べてシラノール中の金属イオン等の不純物は半導
体装置の信頼性にほとんど影響しない。
また、当然、下層及び上層ムｌ配線にシラノールから形
成されるＰＳＧ膜が直接液することがなく、４５０’Ｃ
の熱処理においてＰＳＧ膜の細い割れは生じない。
成されるＰＳＧ膜が直接液することがなく、４５０’Ｃ
の熱処理においてＰＳＧ膜の細い割れは生じない。
実施例の説明
本発明によれば、以上のように、４６０’Ｃもの低温で
ＰＳＧ膜の平坦化が可能であり、同時に、半導体装置の
信頼性を向上することができる。
ＰＳＧ膜の平坦化が可能であり、同時に、半導体装置の
信頼性を向上することができる。
なお前記実施例はＰＳ（、膜の平坦化に関する場合につ
いて説明したが、リンを含まない酸化ケイ素膜の平坦化
の場合も、リンを含まないケイ素のオキシ誘導体、たと
えばシラノールを用いて同様な効果が得られる。
いて説明したが、リンを含まない酸化ケイ素膜の平坦化
の場合も、リンを含まないケイ素のオキシ誘導体、たと
えばシラノールを用いて同様な効果が得られる。
さらに、同実施例ではＡ１２層配線工程について行なっ
た場合について説明したが、本発明は酸化ケイ素膜ある
いはＰＳＧ膜の平坦化全般において応用できるものであ
る。
た場合について説明したが、本発明は酸化ケイ素膜ある
いはＰＳＧ膜の平坦化全般において応用できるものであ
る。
第１図（ａ） 、 （ｔ）） 、 （Ｃ） 、 （ｄ）
、 （６）は従来技術を説明するための、製造工程を
示す断面図、第２図（ａ） 、 （ｂ） 。 （Ｃ） 、 （ｄ）は本発明の一実施例を説明するだめ
の、製造工程を示す断面図である。 １・・・・・・シリコン基板、２．４．５・・・・・・
リンケイ酸ガラス、３・・・・・・下層Ａｌ配線。 代１用人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ノ ーととノ （ｄ）（
１，） （ｅＪ（ＣＩ 第２因 ｔａ〕 （ｄ）
、 （６）は従来技術を説明するための、製造工程を
示す断面図、第２図（ａ） 、 （ｂ） 。 （Ｃ） 、 （ｄ）は本発明の一実施例を説明するだめ
の、製造工程を示す断面図である。 １・・・・・・シリコン基板、２．４．５・・・・・・
リンケイ酸ガラス、３・・・・・・下層Ａｌ配線。 代１用人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ノ ーととノ （ｄ）（
１，） （ｅＪ（ＣＩ 第２因 ｔａ〕 （ｄ）
Claims (1)
- 回路素子および電極・配線膜を設けた半導体基板面に酸
化ケイ素膜あるいはリンケイ酸ガラス膜を被着する工程
と、前記酸化ケイ素膜あるいはリンケイ酸ガラス膜上に
ケイ素のオキシ誘導体を回転塗布する工程と、塗布され
た前記ケイ素のオキシ誘導体を熱処理により酸化ケイ素
膜に転化する工程と、転化により形成された前記酸化ケ
イ素膜から上記半導体基板面に被着した酸化ケイ素膜あ
るいはリンケイ酸ガラス膜の一部にわたりエツチングす
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196292A JPS5986246A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196292A JPS5986246A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986246A true JPS5986246A (ja) | 1984-05-18 |
Family
ID=16355372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196292A Pending JPS5986246A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274158A (ja) * | 1987-04-30 | 1988-11-11 | インテル・コーポレーシヨン | ガラス層のプレーナ化方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425178A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-11-08 JP JP57196292A patent/JPS5986246A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425178A (en) * | 1977-07-27 | 1979-02-24 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274158A (ja) * | 1987-04-30 | 1988-11-11 | インテル・コーポレーシヨン | ガラス層のプレーナ化方法 |
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