JPH0334323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0334323A JPH0334323A JP16952389A JP16952389A JPH0334323A JP H0334323 A JPH0334323 A JP H0334323A JP 16952389 A JP16952389 A JP 16952389A JP 16952389 A JP16952389 A JP 16952389A JP H0334323 A JPH0334323 A JP H0334323A
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- Japan
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- film
- electrodes
- insulating film
- electrode
- silicon nitride
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線に
用いる眉間絶縁膜の形成方法に関する。
用いる眉間絶縁膜の形成方法に関する。
従来多層配線に用いる眉間絶縁膜としては、プラズマ窒
化膜やポリイミド樹脂が主に用いられているが、特に第
１層電極が金電極の場合は、ポリイミド樹脂が剥れ易く
、またポリイミド樹脂の上ヘボンディング用の電極を形
成できないため、プラズマ窒化膜が一般に使用されてい
る。
化膜やポリイミド樹脂が主に用いられているが、特に第
１層電極が金電極の場合は、ポリイミド樹脂が剥れ易く
、またポリイミド樹脂の上ヘボンディング用の電極を形
成できないため、プラズマ窒化膜が一般に使用されてい
る。
上述したプラズマ窒化膜を眉間絶縁膜に用いる場合は、
ポリイミド樹脂に比べてステップカバレッジが悪いため
、５ＯＧ（スピンオンガラス層）を用いた平坦化法が付
属的に用いられる。
ポリイミド樹脂に比べてステップカバレッジが悪いため
、５ＯＧ（スピンオンガラス層）を用いた平坦化法が付
属的に用いられる。
しかし、この方法も第１層電極、の微細化に伴ない、次
のような問題点が発生した。即ち、第３図（ａ＞に示す
ように、第１層電極２の電極間隔が狭くなると、シリコ
ン窒化膜３を成長じた場合、空洞４が発生する。この空
洞４は第３図（ｂ）に示すように、ＳＯＧ膜５を塗布し
ても埋まることなく残り、８００Ｍ５をドライエツチン
グ法で除去した後も第３図＜ｃ）に示すように、空洞４
が残ってしまう。この空洞にはその後の熱処理やウェッ
ト処理の時にクラックが入ったり、またその中に水分が
残ったりして半導体装置の信頼性を低下させるという欠
点がある。
のような問題点が発生した。即ち、第３図（ａ＞に示す
ように、第１層電極２の電極間隔が狭くなると、シリコ
ン窒化膜３を成長じた場合、空洞４が発生する。この空
洞４は第３図（ｂ）に示すように、ＳＯＧ膜５を塗布し
ても埋まることなく残り、８００Ｍ５をドライエツチン
グ法で除去した後も第３図＜ｃ）に示すように、空洞４
が残ってしまう。この空洞にはその後の熱処理やウェッ
ト処理の時にクラックが入ったり、またその中に水分が
残ったりして半導体装置の信頼性を低下させるという欠
点がある。
本発明の半導体装置の製造方法は、半導体基板上に電極
を形成する工程と、前記電極の表面を含む全面に厚くと
も電極間隔の寸法の１／３の膜厚で第１の絶縁膜を形成
する工程と、該第１の絶縁膜上にガラス層を回転塗布法
にて形威し熱処理を行なう工程と、該ガ、ラス層をドラ
イエツチング方法にて除去し段差部にのみ残す工程と、
段差部に残されたガラス層を含む全面に第２の絶縁膜を
形成する工程とを含んで＃Ｉ戒される。
を形成する工程と、前記電極の表面を含む全面に厚くと
も電極間隔の寸法の１／３の膜厚で第１の絶縁膜を形成
する工程と、該第１の絶縁膜上にガラス層を回転塗布法
にて形威し熱処理を行なう工程と、該ガ、ラス層をドラ
イエツチング方法にて除去し段差部にのみ残す工程と、
段差部に残されたガラス層を含む全面に第２の絶縁膜を
形成する工程とを含んで＃Ｉ戒される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施列を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
ます、第１図（ａ）に示すように、シリコン基板上に形
成されたシリコン酸化１１１１上にＡ℃等かならなる第
１層電極２を形成する。この後全面に第１のシリコン窒
化膜３を形成するが、この膜厚Ｂを最小電極間隔Ａの１
７３以下に設定する。例えば最小電極間隔が１．０μｍ
の時、第１のシリコン窒化膜の厚さを３０００八以下と
する。
成されたシリコン酸化１１１１上にＡ℃等かならなる第
１層電極２を形成する。この後全面に第１のシリコン窒
化膜３を形成するが、この膜厚Ｂを最小電極間隔Ａの１
７３以下に設定する。例えば最小電極間隔が１．０μｍ
の時、第１のシリコン窒化膜の厚さを３０００八以下と
する。
次に第１図（ｂ）に示すように、第１のシリコン窒化［
３上にＳＯＧ膜５を回転塗布した後、１００°〜４００
℃にて熱処理を行なう。
３上にＳＯＧ膜５を回転塗布した後、１００°〜４００
℃にて熱処理を行なう。
次に第１図（ｃ）に示すようにＣＦ４／）（２ガスを用
いてドライエツチングし、第１層電極２の段差近辺以外
のＳＯＧ膜５をエツチング除去ｒる。
いてドライエツチングし、第１層電極２の段差近辺以外
のＳＯＧ膜５をエツチング除去ｒる。
次に第１図（ｄ）に示すように、第２のシリコン酸化膜
６を厚く形成し所望の層間膜を得る。
６を厚く形成し所望の層間膜を得る。
このように第１の実施例によれば、第１層電極の最小間
隔の１／３以下の膜厚で第１のシリコン酸化膜！Ａ３を
形成したのちＳＯＧ膜５を形成するため、従来のように
電極間の層間絶縁膜に空洞を生じることはなくなる。
隔の１／３以下の膜厚で第１のシリコン酸化膜！Ａ３を
形成したのちＳＯＧ膜５を形成するため、従来のように
電極間の層間絶縁膜に空洞を生じることはなくなる。
第２図は本発明の第２の実施例を説明すための半導体チ
ップの断面図である。
ップの断面図である。
まず第２図（ａ）に示すように、シリコン酸化膜１ｇｌ
上にポリシリコン酸８ｉ！７を形成する。次に気相成長
法によりシリコン酸化膜８をその膜厚りがポリシリコン
電極７の最小の間隔Ｃの１７３以下になるように成長さ
せる。
上にポリシリコン酸８ｉ！７を形成する。次に気相成長
法によりシリコン酸化膜８をその膜厚りがポリシリコン
電極７の最小の間隔Ｃの１７３以下になるように成長さ
せる。
次に第２図（ｂ）に示すように全面に５００Ｍ５を回転
塗布し、８００〜９００℃にて熱処理を行なう。
塗布し、８００〜９００℃にて熱処理を行なう。
次に第２図（Ｃ）に示すように、ＣＦ ４ ／ Ｈ２ガ
スを用いてドライエツチングし、ポリシリコン電極７の
段着部以外の５ＯＧｆｉ５を除去する。
スを用いてドライエツチングし、ポリシリコン電極７の
段着部以外の５ＯＧｆｉ５を除去する。
次に第２図（ｄ）に示すように、第２のシリコン酸化膜
９を気相成長することにより所望の層間膜厚を得ること
ができる。
９を気相成長することにより所望の層間膜厚を得ること
ができる。
以上説明したように本発明は、電極上の第１の絶縁膜の
膜厚を、厚くとも最小電極間隔の１／３にすることによ
り、この第１の絶縁股上に形成するガラス膜の廻り込み
を良好にし、電極間に形成される空洞を無くすことがで
きるため、絶縁膜に形成されるクラックや水分の浸入を
防ぐことができる。従って半導体装置の信頼性を大幅に
向上させることができる。
膜厚を、厚くとも最小電極間隔の１／３にすることによ
り、この第１の絶縁股上に形成するガラス膜の廻り込み
を良好にし、電極間に形成される空洞を無くすことがで
きるため、絶縁膜に形成されるクラックや水分の浸入を
防ぐことができる。従って半導体装置の信頼性を大幅に
向上させることができる。
第１図及び第２図は本発明の第１及び第２の実施列を説
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・シリコン酸化膜、２・・・第１層電極、３・・
・第１のシリコン窒化膜、４・・・空洞、５・・・ＳＯ
Ｇ膜、６・・・第２のシリコン窒化膜、７・・・ポリシ
リコン電極、８・・・シリコン酸化膜、９・・・第２の
シリコン酸化膜。
明するための半導体チップの断面図、第３図は従来例を
説明するための半導体チップの断面図である。 １・・・シリコン酸化膜、２・・・第１層電極、３・・
・第１のシリコン窒化膜、４・・・空洞、５・・・ＳＯ
Ｇ膜、６・・・第２のシリコン窒化膜、７・・・ポリシ
リコン電極、８・・・シリコン酸化膜、９・・・第２の
シリコン酸化膜。
Claims (1)
- 半導体基板上に電極を形成する工程と、前記電極の表面
を含む全面に厚くとも電極間隔の寸法の１／３の膜厚で
第１の絶縁膜を形成する工程と、該第１の絶縁膜上にガ
ラス層を回転塗布法にて形成し熱処理を行なう工程と、
該ガラス層をドライエッチング方法にて除去し段差部に
のみ残す工程と、段差部に残されたガラス層を含む全面
に第２の絶縁膜を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16952389A JPH0334323A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16952389A JPH0334323A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334323A true JPH0334323A (ja) | 1991-02-14 |
Family
ID=15888084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16952389A Pending JPH0334323A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313417A (en) * | 1990-07-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| KR19990051680A (ko) * | 1997-12-19 | 1999-07-05 | 김영환 | 반도체 장치의 다층 배선 형성 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188914A (ja) * | 1983-04-11 | 1984-10-26 | Mitsubishi Electric Corp | コンタクトホ−ルの形成方法 |
| JPS63142A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6464340A (en) * | 1987-09-04 | 1989-03-10 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1989
- 1989-06-29 JP JP16952389A patent/JPH0334323A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188914A (ja) * | 1983-04-11 | 1984-10-26 | Mitsubishi Electric Corp | コンタクトホ−ルの形成方法 |
| JPS63142A (ja) * | 1986-06-19 | 1988-01-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6464340A (en) * | 1987-09-04 | 1989-03-10 | Hitachi Ltd | Semiconductor device and its manufacture |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313417A (en) * | 1990-07-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| KR19990051680A (ko) * | 1997-12-19 | 1999-07-05 | 김영환 | 반도체 장치의 다층 배선 형성 방법 |
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