JPS6345860A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6345860A JPS6345860A JP19080386A JP19080386A JPS6345860A JP S6345860 A JPS6345860 A JP S6345860A JP 19080386 A JP19080386 A JP 19080386A JP 19080386 A JP19080386 A JP 19080386A JP S6345860 A JPS6345860 A JP S6345860A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に不揮発性メ
モリに用いられる高耐圧トランジスタを有する半導体装
置の製造方法に関する。
モリに用いられる高耐圧トランジスタを有する半導体装
置の製造方法に関する。
従来、この種の高耐圧トランジスタを有する半導体装置
は第３図〜第６図に示すように構成されていた。
は第３図〜第６図に示すように構成されていた。
すなわち、第３図に示すように、酸化膜４を介してＰ型
半導体基板１上に形成された多結晶シリコンからなるゲ
ート電極５Ａをマスクとし、エネルギーの異なるイオン
注入法により不純物をイオン注入し、半導体基板表面に
Ｎ−型領域８とＮ＋型領領域９を形成する二重拡散トレ
イン構造のものや、第４図及び第５図に示すように、ゲ
ート電ｌＦ！５Ａをマスクとしてイオン注入しＮ−型領
域８を形成したのち、ソース・ドレ、イン形成用のマス
ク、例えば酸化膜４Ａ又はアルミニウムＰＡ１２をマス
クとしてイオン注入しＮ＋型領領域９形成するＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のもの、更に第６図に示したように配線用のコンタクト
孔を利用してＮ＋型領領域９形成するコンタクト方式と
呼ばれる構造のものが知られていた。
半導体基板１上に形成された多結晶シリコンからなるゲ
ート電極５Ａをマスクとし、エネルギーの異なるイオン
注入法により不純物をイオン注入し、半導体基板表面に
Ｎ−型領域８とＮ＋型領領域９を形成する二重拡散トレ
イン構造のものや、第４図及び第５図に示すように、ゲ
ート電ｌＦ！５Ａをマスクとしてイオン注入しＮ−型領
域８を形成したのち、ソース・ドレ、イン形成用のマス
ク、例えば酸化膜４Ａ又はアルミニウムＰＡ１２をマス
クとしてイオン注入しＮ＋型領領域９形成するＬ Ｄ
Ｄ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造
のもの、更に第６図に示したように配線用のコンタクト
孔を利用してＮ＋型領領域９形成するコンタクト方式と
呼ばれる構造のものが知られていた。
上述した従来の構造を有する半導体装置においては次の
ような問題点がある。
ような問題点がある。
まず、第３図と第４図に示した構造では、横方向におけ
るＮ−型領域の距離が広く取れないため特に、不揮発性
メモリ用の高耐圧トランジスタとしての耐圧がないとい
う欠点がある。
るＮ−型領域の距離が広く取れないため特に、不揮発性
メモリ用の高耐圧トランジスタとしての耐圧がないとい
う欠点がある。
また、第５図に示した例では、ソース・ドレイン用不純
物のイオン注入時にホトレジストをマスクに用いると、
ホトレジストが固まり、剥離性が悪くなる為通常アルミ
ニウム等をマスクに用いるが、拡散層へのダメージ防止
の為エツチングはウェットで行なう必要がある。この時
、マスクとして用いられる金属膜のオーバエッチのされ
方により、Ｎ−型領域の横方向の距離が異なる為、ロッ
トにより特性が変動するという欠点がある。
物のイオン注入時にホトレジストをマスクに用いると、
ホトレジストが固まり、剥離性が悪くなる為通常アルミ
ニウム等をマスクに用いるが、拡散層へのダメージ防止
の為エツチングはウェットで行なう必要がある。この時
、マスクとして用いられる金属膜のオーバエッチのされ
方により、Ｎ−型領域の横方向の距離が異なる為、ロッ
トにより特性が変動するという欠点がある。
更に、第６図に示した方法では、高耐圧トランジスタと
それ以外のトランジスタのソース・ドレインの形成工程
が異なる為、工程が複雑になるという欠点がある。
それ以外のトランジスタのソース・ドレインの形成工程
が異なる為、工程が複雑になるという欠点がある。
本発明の目的は、特性の変動が少なく、製造工程が簡単
な高耐圧トランジスタを有する半導体装置の製造方法を
提供することにある。
な高耐圧トランジスタを有する半導体装置の製造方法を
提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に素子形成領域を分離するフィールド酸化膜を形成す
る工程と、前記素子形成領域上に酸化膜を介して第１の
多結晶シリコン層からなる下層電極を形成する工程と、
前記下層電極をマスクとして逆導電型不純物をイオン注
入し前記素子形成領域に低濃度の逆導電型不純物領域を
形成する工程と、前記下層電極表面に酸化膜を形成した
のち全面に第２の多結晶シリコン層を形成し、パターニ
ングして前記下層電極及び前記低濃度の逆導電型領域の
一部とを覆う上層電極を形成する工程と、前記上層電極
をマスクとして逆導電型不純物をイオン注入し前記素子
形成領域に高濃度の逆導電型不純物領域を形成する工程
とを含んで構成される。
上に素子形成領域を分離するフィールド酸化膜を形成す
る工程と、前記素子形成領域上に酸化膜を介して第１の
多結晶シリコン層からなる下層電極を形成する工程と、
前記下層電極をマスクとして逆導電型不純物をイオン注
入し前記素子形成領域に低濃度の逆導電型不純物領域を
形成する工程と、前記下層電極表面に酸化膜を形成した
のち全面に第２の多結晶シリコン層を形成し、パターニ
ングして前記下層電極及び前記低濃度の逆導電型領域の
一部とを覆う上層電極を形成する工程と、前記上層電極
をマスクとして逆導電型不純物をイオン注入し前記素子
形成領域に高濃度の逆導電型不純物領域を形成する工程
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すようにＰ型半導体基板１上に
遷択酸化法により、素子形成領域３を分離するフィール
ド酸化膜２を形成する。次に、この素子形成領域３上に
酸化膜４を形成したのち全面に第１の多結晶シリコン層
を形成したのちパターニングし、第１の多結晶シリコン
からなる下層電極５を形成する。
遷択酸化法により、素子形成領域３を分離するフィール
ド酸化膜２を形成する。次に、この素子形成領域３上に
酸化膜４を形成したのち全面に第１の多結晶シリコン層
を形成したのちパターニングし、第１の多結晶シリコン
からなる下層電極５を形成する。
次に、第１図（ｂ）に示すように、下層電極５をマスク
としてＮ型不純物をイオン注入し、素子形成領域３にＮ
−型領域８を形成する。続いて、熱酸化法により、下層
電極５表面に酸化膜６を形成したのち全面に第２の多結
晶シリコン層を形成し、ドライエツチング法によりパタ
ーニングして下層電極５及びＮ−型領域８の一部を覆う
上層電極７を形成する。
としてＮ型不純物をイオン注入し、素子形成領域３にＮ
−型領域８を形成する。続いて、熱酸化法により、下層
電極５表面に酸化膜６を形成したのち全面に第２の多結
晶シリコン層を形成し、ドライエツチング法によりパタ
ーニングして下層電極５及びＮ−型領域８の一部を覆う
上層電極７を形成する。
次に、第１図（ｃ）に示すように、上層電極７をマスク
としてＮ型不純物をイオン注入し、素子形成領域３にソ
ース・ドレインを構成するＮ＋型領領域９形成する。続
いて上層電極７表面に酸化膜を形成したのちＮ＋型領領
域９上酸化膜４にコンタクト孔を形成する。以下、全面
にアルミニウム膜を形成したのちパターニングし配線１
ｏを形成することによりトランジスタが完成する。
としてＮ型不純物をイオン注入し、素子形成領域３にソ
ース・ドレインを構成するＮ＋型領領域９形成する。続
いて上層電極７表面に酸化膜を形成したのちＮ＋型領領
域９上酸化膜４にコンタクト孔を形成する。以下、全面
にアルミニウム膜を形成したのちパターニングし配線１
ｏを形成することによりトランジスタが完成する。
尚、ゲート配線１１は、第２図の平面図に示すように、
下層電極５に接続し、上層電極７は浮遊状態にしておく
。
下層電極５に接続し、上層電極７は浮遊状態にしておく
。
このように本実施例によれば、第１図（ｂ）に示したよ
うに、Ｎ＋型領領域９形成するためのマスクとしての上
層電極７は、多結晶シリコン層がら形成されるため、ド
ライエツチング法により精度良くパターニングすること
ができる。従って、従来のアルミニウムを用いた場合の
ように、オーバーエツチングがないため、特性の変動が
なく、更に、Ｎ１型領域９の幅の狭いトランジスタを形
成できる。
うに、Ｎ＋型領領域９形成するためのマスクとしての上
層電極７は、多結晶シリコン層がら形成されるため、ド
ライエツチング法により精度良くパターニングすること
ができる。従って、従来のアルミニウムを用いた場合の
ように、オーバーエツチングがないため、特性の変動が
なく、更に、Ｎ１型領域９の幅の狭いトランジスタを形
成できる。
尚、上記実施例においてはＮチャネルトランジスタの場
合について説明したが、Ｐチャネルトランジスタの場合
であっても同様である。
合について説明したが、Ｐチャネルトランジスタの場合
であっても同様である。
以上説明したように本発明は、多結晶シリコンからなる
下層電極をマスクとして一導電型半導体基板表面に低濃
度の逆導電型不純物領域を形成し、次で酸化膜を介して
下層電極と低濃度の逆導電型不純物領域の一部とを覆っ
て形成された多結晶シリコンからなる上層電極をマスク
として、高濃度の逆導電型不純物領域を形成することに
より、特性の変動が少く製造工程が簡単な高耐圧トラン
ジスタを有する半導体装置が得られるという効果がある
。
下層電極をマスクとして一導電型半導体基板表面に低濃
度の逆導電型不純物領域を形成し、次で酸化膜を介して
下層電極と低濃度の逆導電型不純物領域の一部とを覆っ
て形成された多結晶シリコンからなる上層電極をマスク
として、高濃度の逆導電型不純物領域を形成することに
より、特性の変動が少く製造工程が簡単な高耐圧トラン
ジスタを有する半導体装置が得られるという効果がある
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は第
１図（ｃ）の平面図、第３図〜第６図は従来の半導体装
置を説明するための断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・素子形成領域、４・・・酸化膜、５・・・下層
電極、５Ａ・・・ゲート電極、６・・・酸化膜、７・・
・上層電極、８・・・Ｎ−型領域、９・・・Ｎ＋型領領
域１０・・・配線、１１・・・ゲート配線、１２・・・
アルミニウム膜。 第２図 第６図
めの工程順に示した半導体チップの断面図、第２図は第
１図（ｃ）の平面図、第３図〜第６図は従来の半導体装
置を説明するための断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・素子形成領域、４・・・酸化膜、５・・・下層
電極、５Ａ・・・ゲート電極、６・・・酸化膜、７・・
・上層電極、８・・・Ｎ−型領域、９・・・Ｎ＋型領領
域１０・・・配線、１１・・・ゲート配線、１２・・・
アルミニウム膜。 第２図 第６図
Claims (1)
- 一導電型半導体基板上に素子形成領域を分離するフィ
ールド酸化膜を形成する工程と、前記素子形成領域上に
酸化膜を介して第１の多結晶シリコン層からなる下層電
極を形成する工程と、前記下層電極をマスクとして逆導
電型不純物をイオン注入し前記素子形成領域に低濃度の
逆導電型不純物領域を形成する工程と、前記下層電極表
面に酸化膜を形成したのち全面に第２の多結晶シリコン
層を形成し、パターニングして前記下層電極及び前記低
濃度の逆導電型領域の一部とを覆う上層電極を形成する
工程と、前記上層電極をマスクとして逆導電型不純物を
イオン注入し前記素子形成領域に高濃度の逆導電型不純
物領域を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19080386A JPS6345860A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19080386A JPS6345860A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345860A true JPS6345860A (ja) | 1988-02-26 |
Family
ID=16264002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19080386A Pending JPS6345860A (ja) | 1986-08-13 | 1986-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
-
1986
- 1986-08-13 JP JP19080386A patent/JPS6345860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888191B2 (en) | 2000-11-27 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and fabrication process therefor |
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