JPS5986332A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5986332A JPS5986332A JP57196233A JP19623382A JPS5986332A JP S5986332 A JPS5986332 A JP S5986332A JP 57196233 A JP57196233 A JP 57196233A JP 19623382 A JP19623382 A JP 19623382A JP S5986332 A JPS5986332 A JP S5986332A
- Authority
- JP
- Japan
- Prior art keywords
- input
- input terminal
- collector
- base
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000006378 damage Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電破壊防止回路を有する半導体集積回路に関
する。
する。
近年電子産業において集積回路、大規模集積回路あるい
は超大規模集積回路が極めて多量に使用されているが、
これらの部品を取扱う上にお（・てしばしば静電気によ
る破壊が生じ大きな問題となってきている。しかも、最
近半導体集積回路の高集積密度化、スイッチングの高速
化を計るため、回路構成素子が微細寸法化および浅（・
接合構成となり益々静箱破壊が発生し易く１、（ってき
て（・る。
は超大規模集積回路が極めて多量に使用されているが、
これらの部品を取扱う上にお（・てしばしば静電気によ
る破壊が生じ大きな問題となってきている。しかも、最
近半導体集積回路の高集積密度化、スイッチングの高速
化を計るため、回路構成素子が微細寸法化および浅（・
接合構成となり益々静箱破壊が発生し易く１、（ってき
て（・る。
例えば第１図に示すような従来回路にお（・て、接地端
子３に対し負の静電電圧が入力端子１に印加された場合
は、集積回路間の不整合により発生ずる反射波の負の電
圧を抑えるために、入力端子１と接地端子３との間に接
続された入カクランプシ冒ットキー・バリアー・ダイオ
ード４（以ゴ；人カクランプＳＢＤと略記）により、入
力ゲートシ目ットキー・バリアー−ダイオード５（以下
入力ゲー）ＳＢＤと略記）が静電気から保設されるが、
接地端子３ある（・は電源端子２に対し正の靜」電圧が
入力端子１に印加されると、上記入力クランプ°５ＢＤ
４はｔ〕とんど入力回路に対する１８’、Ｂ効呆を持た
ず、入カゲー１−８ Ｂ Ｄ ５ 、ｔ）る（・Ｕ相離
な場合入力クランプ５Ｉ３Ｄ４までも破壊されてしまう
。
子３に対し負の静電電圧が入力端子１に印加された場合
は、集積回路間の不整合により発生ずる反射波の負の電
圧を抑えるために、入力端子１と接地端子３との間に接
続された入カクランプシ冒ットキー・バリアー・ダイオ
ード４（以ゴ；人カクランプＳＢＤと略記）により、入
力ゲートシ目ットキー・バリアー−ダイオード５（以下
入力ゲー）ＳＢＤと略記）が静電気から保設されるが、
接地端子３ある（・は電源端子２に対し正の靜」電圧が
入力端子１に印加されると、上記入力クランプ°５ＢＤ
４はｔ〕とんど入力回路に対する１８’、Ｂ効呆を持た
ず、入カゲー１−８ Ｂ Ｄ ５ 、ｔ）る（・Ｕ相離
な場合入力クランプ５Ｉ３Ｄ４までも破壊されてしまう
。
以下このことに関し詳細に説明する。
第１図に示ず従来回路に於（・て、接地端子３に対し、
入力端子１に負の静電５．圧が印加された場合、静電気
の放電電流が入力クランプ８ＢＤ４を順方向に流ｔしる
ため入力回路は静電気から保獲される。
入力端子１に負の静電５．圧が印加された場合、静電気
の放電電流が入力クランプ８ＢＤ４を順方向に流ｔしる
ため入力回路は静電気から保獲される。
しかしながら、これとは逆に接地端子３ある（・は電源
端子２に対し正の大きな静電電圧が入力端子１に印加さ
れた場合は、入力グー）ＳＢＤ５および入力クランプ５
ＢＤ４は極度に逆バイアス状態となる。ここで、通常人
力クランプＳ’ Ｂ Ｄ ４は回路の正常動作時の入力
漏洩電流を小さくし、しかも入力耐圧を高めるだめガー
ドリング構造のＳＢＤが用（゛られその耐圧は３０ボル
ト程ある。しかしながら回路の閾値電圧が低くならぬよ
うに入力グー）Ｓ１３Ｄ５′ｌまｊ咀方向電圧の低（・
５ｌｌｌ）とする必要があり、同−構勝面積に於（・て
順方向電圧が低（・ガードリングのないＳＢＤで構成さ
ｔ’Ｌる。
端子２に対し正の大きな静電電圧が入力端子１に印加さ
れた場合は、入力グー）ＳＢＤ５および入力クランプ５
ＢＤ４は極度に逆バイアス状態となる。ここで、通常人
力クランプＳ’ Ｂ Ｄ ４は回路の正常動作時の入力
漏洩電流を小さくし、しかも入力耐圧を高めるだめガー
ドリング構造のＳＢＤが用（゛られその耐圧は３０ボル
ト程ある。しかしながら回路の閾値電圧が低くならぬよ
うに入力グー）Ｓ１３Ｄ５′ｌまｊ咀方向電圧の低（・
５ｌｌｌ）とする必要があり、同−構勝面積に於（・て
順方向電圧が低（・ガードリングのないＳＢＤで構成さ
ｔ’Ｌる。
従っておのずど入力グー）ＳＢＤ５のブレークダウン電
圧は低くフェリ１５Ｖ程度となる。
圧は低くフェリ１５Ｖ程度となる。
このような集積回路構造に於し・て、前述の如く入力端
子１に正の静電電圧が印加されると入力ゲート８ＢＤ５
が激しくブレークダウンし、静電電荷は入力端子１から
、入力グー）８ＢＤ５ 、入カブルアツブ抵抗６を経て
電源端子２へ、ある（・は入力ゲート５ＢＤ５から次段
トランジスタ７のベースと放電される。このとき、入力
に印加された静電電圧が高（・場合はおのずと入力グー
）８ＢＤ５を逆方向に流れる静電電荷放電電流が太きく
７【り入力ゲートＳ Ｂ Ｄ ５は′＆に壊されてしま
う。また極端な場合は入力クランプ５ＢＤ４までも破壊
されてしまう。
子１に正の静電電圧が印加されると入力ゲート８ＢＤ５
が激しくブレークダウンし、静電電荷は入力端子１から
、入力グー）８ＢＤ５ 、入カブルアツブ抵抗６を経て
電源端子２へ、ある（・は入力ゲート５ＢＤ５から次段
トランジスタ７のベースと放電される。このとき、入力
に印加された静電電圧が高（・場合はおのずと入力グー
）８ＢＤ５を逆方向に流れる静電電荷放電電流が太きく
７【り入力ゲートＳ Ｂ Ｄ ５は′＆に壊されてしま
う。また極端な場合は入力クランプ５ＢＤ４までも破壊
されてしまう。
これを改善するために入力グーＩＨＤ５の面積を大きく
することが考えられるが、８ＢＤ５の面積を大きくする
ことは、そのダイオードの容量を大きくしてしまうこと
を意味し、多入力回路構成の場合次段トランジスタ７の
ベース点の容量が増加し回路のスイッチングスピードの
低下をまねき好ましくな（：。また入力グー）ＳＢＤ５
０面積を大きくすることはチップ面・積のｊｔｊ犬をま
ねき高集積密度化に極めて不利となる。しかもこの面積
を大きくすることの効果そのものも多くは望めない。
することが考えられるが、８ＢＤ５の面積を大きくする
ことは、そのダイオードの容量を大きくしてしまうこと
を意味し、多入力回路構成の場合次段トランジスタ７の
ベース点の容量が増加し回路のスイッチングスピードの
低下をまねき好ましくな（：。また入力グー）ＳＢＤ５
０面積を大きくすることはチップ面・積のｊｔｊ犬をま
ねき高集積密度化に極めて不利となる。しかもこの面積
を大きくすることの効果そのものも多くは望めない。
以上述べた通り、第１図に示すような従来回路は、接地
端子あるいは電源端子に対し正の静電電圧が入力端子に
印加された場合入力グー）ＳＢＤ人カタカクランプ８Ｂ
ｌの入力回路素子が破壊され易いと（・う大きな欠点を
有して（・た。
端子あるいは電源端子に対し正の静電電圧が入力端子に
印加された場合入力グー）ＳＢＤ人カタカクランプ８Ｂ
ｌの入力回路素子が破壊され易いと（・う大きな欠点を
有して（・た。
本発明はこのよりな４１情に鑑みてなされたもので、入
力端子に印加された正の静電圧に対して効果的な静電破
壊防止回路を具備した半導体集積回路を提供することを
目的とする。
力端子に印加された正の静電圧に対して効果的な静電破
壊防止回路を具備した半導体集積回路を提供することを
目的とする。
本発明によれば、エミッタが入力端子に、コレクタが接
地端子または電源端子に、且つベースが抵抗を介し入力
端子に接続されたＰＮＩ））ランジスタを有することを
特徴とし、入力静電側圧の太幅に改善された半導体集積
回路を得ることができる。
地端子または電源端子に、且つベースが抵抗を介し入力
端子に接続されたＰＮＩ））ランジスタを有することを
特徴とし、入力静電側圧の太幅に改善された半導体集積
回路を得ることができる。
次に本発明をその実施例に従（・図面を用（・て畦細に
説明する。
説明する。
第２図は本発明の一実施例を示す回路接続図である。本
発明回路カー第１図に示す従来回路と異なるところは、
エミッタが入力端子に、コレクタが接地端子に、且つベ
ースが抵抗を介し入力端子に接続されたＰＮＰ）ランジ
スタを新たに挿入したことである。
発明回路カー第１図に示す従来回路と異なるところは、
エミッタが入力端子に、コレクタが接地端子に、且つベ
ースが抵抗を介し入力端子に接続されたＰＮＰ）ランジ
スタを新たに挿入したことである。
以下このような本発明静ち破壊防止回路の動作について
述べる。
述べる。
いま入力端子１に正の静電電圧が印加された場合、本発
明により新たに付加された静電破壊防止回路のトランジ
スタ８のコレクタ、ベース接合が逆バイアスとなり、ま
す、逆バイアス漏洩電流が抵抗９−ベース−コレクタ接
合を経て接地端子３へと流れる。次に入力端子１の電圧
の上列に伴な（・上記漏洩電流が増加し、その電流によ
る抵抗９の電位降下力、トランジスタ８のベース−エミ
ッタ間順方向閾値電圧に達すると、トランジスタ８が導
通し入力端子へ流れ込んだ静電気放電電流の大部分がト
ランジスタ８の導通状態でのエミッタ、コレクタ電流と
して接地端子へと流れ出る。
明により新たに付加された静電破壊防止回路のトランジ
スタ８のコレクタ、ベース接合が逆バイアスとなり、ま
す、逆バイアス漏洩電流が抵抗９−ベース−コレクタ接
合を経て接地端子３へと流れる。次に入力端子１の電圧
の上列に伴な（・上記漏洩電流が増加し、その電流によ
る抵抗９の電位降下力、トランジスタ８のベース−エミ
ッタ間順方向閾値電圧に達すると、トランジスタ８が導
通し入力端子へ流れ込んだ静電気放電電流の大部分がト
ランジスタ８の導通状態でのエミッタ、コレクタ電流と
して接地端子へと流れ出る。
ここで、トランジスタ８は絹゛・電ｔ＋ａ防止の目的の
みで考えるならばベース開放が望ましく・か、この場合
半導体集積回路の通常動作状態に於（・て入力端子が高
レベルになったとき、トランジＺり８のベース−コレク
タ接合にいくらかでも漏洩筒１流が流れるとその漏洩電
流のｈＦＥ倍のコレクタ電流が流れることに７する。す
なわちトランジスタ８をベース開放にすることは、半導
体集積回路の通常動作に於（・て入力に高レベル電圧が
印加されたときの高レベル入力電流■□□の増大をまね
き好ましくな（・。
みで考えるならばベース開放が望ましく・か、この場合
半導体集積回路の通常動作状態に於（・て入力端子が高
レベルになったとき、トランジＺり８のベース−コレク
タ接合にいくらかでも漏洩筒１流が流れるとその漏洩電
流のｈＦＥ倍のコレクタ電流が流れることに７する。す
なわちトランジスタ８をベース開放にすることは、半導
体集積回路の通常動作に於（・て入力に高レベル電圧が
印加されたときの高レベル入力電流■□□の増大をまね
き好ましくな（・。
逆に、本発明回路の如く、トランジスタ８のベース−エ
ミッタ間に抵抗が接続きれて（・る場合は、入力端子に
高レベルが印加されたときトランジスタ８のベース−コ
レクタ接合にいくらかの逆バイナス漏洩電流が発生して
もその、電流が流れ′る抵抗の電位降下がトランジスタ
８のベース−エミッタ間順方向バイアス電圧に達するま
ηはトランジスタ８が導通することはなく、特に高レベ
ル入力電流が増大することはな（・。ずなわち、上記抵
抗の働きにつ（・ては、トランジスタのコレクターエミ
ックプレークダウン電圧ＢＶｃＥに関しＢＶｃＥＯ〈Ｂ
ｖｃ）、Ｒとして一般的、に知られているこＬからも明
白である。
ミッタ間に抵抗が接続きれて（・る場合は、入力端子に
高レベルが印加されたときトランジスタ８のベース−コ
レクタ接合にいくらかの逆バイナス漏洩電流が発生して
もその、電流が流れ′る抵抗の電位降下がトランジスタ
８のベース−エミッタ間順方向バイアス電圧に達するま
ηはトランジスタ８が導通することはなく、特に高レベ
ル入力電流が増大することはな（・。ずなわち、上記抵
抗の働きにつ（・ては、トランジスタのコレクターエミ
ックプレークダウン電圧ＢＶｃＥに関しＢＶｃＥＯ〈Ｂ
ｖｃ）、Ｒとして一般的、に知られているこＬからも明
白である。
尚以上の説明にお（・ては、静電破壊防止用ＰＮＰトラ
ンジスタ８のコレクタが接地端子３に接続された場合に
ついて述べたが、第３図に示すように静電破壊防止用Ｐ
ＮＰ）ランジスタ８′のコレクタが電源端子２に接続さ
れた場合も同様にトランジスタ８′が静電破壊防止の効
果を示すことは改めて説明するまでもない。
ンジスタ８のコレクタが接地端子３に接続された場合に
ついて述べたが、第３図に示すように静電破壊防止用Ｐ
ＮＰ）ランジスタ８′のコレクタが電源端子２に接続さ
れた場合も同様にトランジスタ８′が静電破壊防止の効
果を示すことは改めて説明するまでもない。
以上述べた通り、本発明回路によれば、素子数、チップ
サイズをほとんど増加させることなし 静電耐圧の極め
て高（・半導体集積回路を得ることができる。
サイズをほとんど増加させることなし 静電耐圧の極め
て高（・半導体集積回路を得ることができる。
第１図は従来の半導体集積回路入力部を示す回路接続図
、第２図は本発明の一実施例を示す入力回路接続図、第
３図は本発明の他の実施例を示す入力回路接続図である
。 なお図において、１”・・・・・・イＢ号入力端子、２
・・・・・・電源端子、３・・・・・・接地端子、４，
５・・・・・・５ＢＩ）、６，９・・・・・・抵抗、７
、８ 、８’・・・・・・トランジスタ、である。 Ｖ 第１ 目 第２２間 第３目
、第２図は本発明の一実施例を示す入力回路接続図、第
３図は本発明の他の実施例を示す入力回路接続図である
。 なお図において、１”・・・・・・イＢ号入力端子、２
・・・・・・電源端子、３・・・・・・接地端子、４，
５・・・・・・５ＢＩ）、６，９・・・・・・抵抗、７
、８ 、８’・・・・・・トランジスタ、である。 Ｖ 第１ 目 第２２間 第３目
Claims (1)
- エミッタが入力端子に、コレクタが接地端子または電源
端子に、且つベースが抵抗を介し入力端子に接続された
ＰＮＰ）ランジスタを有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196233A JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196233A JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986332A true JPS5986332A (ja) | 1984-05-18 |
| JPH035686B2 JPH035686B2 (ja) | 1991-01-28 |
Family
ID=16354410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196233A Granted JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986332A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640271A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5640272A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1982
- 1982-11-09 JP JP57196233A patent/JPS5986332A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640271A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5640272A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035686B2 (ja) | 1991-01-28 |
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