JPH035686B2 - - Google Patents
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- Publication number
- JPH035686B2 JPH035686B2 JP57196233A JP19623382A JPH035686B2 JP H035686 B2 JPH035686 B2 JP H035686B2 JP 57196233 A JP57196233 A JP 57196233A JP 19623382 A JP19623382 A JP 19623382A JP H035686 B2 JPH035686 B2 JP H035686B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- transistor
- circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は静電破壊防止回路を有する半導体集積
回路に関する。
回路に関する。
近年電子産業において集積回路、大規模集積回
路あるいは超大規模集積回路が極めて多量に使用
されているが、これらの部品を取扱う上において
しばしば静電気による破壊が生じ大きな問題とな
つてきている。しかも、最近半導体集積回路の高
集積密度化、スイツチングの高速化を計るため、
回路構成素子が微細寸法化および浅い接合構成と
なり益々静電破壊が発生し易くなつてきている。
路あるいは超大規模集積回路が極めて多量に使用
されているが、これらの部品を取扱う上において
しばしば静電気による破壊が生じ大きな問題とな
つてきている。しかも、最近半導体集積回路の高
集積密度化、スイツチングの高速化を計るため、
回路構成素子が微細寸法化および浅い接合構成と
なり益々静電破壊が発生し易くなつてきている。
例えば第１図に示すような従来回路において、
接地端子３に対し負の静電電圧が入力端子１に印
加された場合は、集積回路間の不整合により発生
する反射波の負の電圧を抑えるために、入力端子
１と接地端子３との間に接続された入力クランプ
シヨツトキー・バリア・ダイオード４（以下入力
クランプSBDと略記）により、入力ゲートシヨ
ツトキー・バリア・ダイオード５（以下入力ゲー
トSBDと略記）が静電気から保護されるが、接
地端子３あるいは電源端子２に対し正の静電電圧
が入力端子１に印加されると、上記入力クランプ
SBD４はほとんど入力回路に対する保護効果を
持たず、入力ゲートSBD５あるいは極端な場合
入力クランプSBD４までも破壊されてしまう。
以下このことに関し詳細に説明する。
接地端子３に対し負の静電電圧が入力端子１に印
加された場合は、集積回路間の不整合により発生
する反射波の負の電圧を抑えるために、入力端子
１と接地端子３との間に接続された入力クランプ
シヨツトキー・バリア・ダイオード４（以下入力
クランプSBDと略記）により、入力ゲートシヨ
ツトキー・バリア・ダイオード５（以下入力ゲー
トSBDと略記）が静電気から保護されるが、接
地端子３あるいは電源端子２に対し正の静電電圧
が入力端子１に印加されると、上記入力クランプ
SBD４はほとんど入力回路に対する保護効果を
持たず、入力ゲートSBD５あるいは極端な場合
入力クランプSBD４までも破壊されてしまう。
以下このことに関し詳細に説明する。
第１図に示す従来回路に於いて、接地端子３に
対し、入力端子１に負の静電電圧が印加された場
合、静電気の放電電流が入力クランプSBD４を
順方向に流れるため入力回路は静電気から保護さ
れる。
対し、入力端子１に負の静電電圧が印加された場
合、静電気の放電電流が入力クランプSBD４を
順方向に流れるため入力回路は静電気から保護さ
れる。
しかしながら、これとは逆に接地端子３あるい
は電源端子２に対し正の大きな静電電圧が入力端
子１に印加された場合は、入力ゲートSBD５お
よび入力クランプSBD４は極度に逆バイアス状
態となる。ここで、通常入力クランプSBD４は
回路の正常動作時の入力漏洩電流を小さくし、し
かも入力耐圧を高めるためガードリング構造の
SBDが用いられその耐圧は30ボルト程ある。し
かしながら回路の閾値電圧が低くならぬように入
力ゲートSBD５は順方向電圧の低いSBDとする
必要があり、同一構成面積に於いて順方向電圧が
低いガードリングのないSBDで構成される。従
つておのずと入力ゲートSBD５のブレークダウ
ン電圧は低くなり15V程度となる。
は電源端子２に対し正の大きな静電電圧が入力端
子１に印加された場合は、入力ゲートSBD５お
よび入力クランプSBD４は極度に逆バイアス状
態となる。ここで、通常入力クランプSBD４は
回路の正常動作時の入力漏洩電流を小さくし、し
かも入力耐圧を高めるためガードリング構造の
SBDが用いられその耐圧は30ボルト程ある。し
かしながら回路の閾値電圧が低くならぬように入
力ゲートSBD５は順方向電圧の低いSBDとする
必要があり、同一構成面積に於いて順方向電圧が
低いガードリングのないSBDで構成される。従
つておのずと入力ゲートSBD５のブレークダウ
ン電圧は低くなり15V程度となる。
このような集積回路構造に於いて、前述の如く
入力端子１に正の静電電圧が印加されると入力ゲ
ートSBD５が激しくブレークダウンし、静電電
荷は入力端子１から、入力ゲートSBD５、入力
プルアツプ抵抗６を経て電源端子２へ、あるいは
入力ゲートSBD５から次段トランジスタ７のベ
ースと放電される。このとき、入力に印加された
静電電圧が高い場合はおのずと入力ゲートSBD
５を逆方向に流れる静電電荷放電電流が大きくな
り入力ゲートSBD５は破壊されてしまう。また
極端な場合は入力クランプSBD４までも破壊さ
れてしまう。
入力端子１に正の静電電圧が印加されると入力ゲ
ートSBD５が激しくブレークダウンし、静電電
荷は入力端子１から、入力ゲートSBD５、入力
プルアツプ抵抗６を経て電源端子２へ、あるいは
入力ゲートSBD５から次段トランジスタ７のベ
ースと放電される。このとき、入力に印加された
静電電圧が高い場合はおのずと入力ゲートSBD
５を逆方向に流れる静電電荷放電電流が大きくな
り入力ゲートSBD５は破壊されてしまう。また
極端な場合は入力クランプSBD４までも破壊さ
れてしまう。
これを改善するために入力ゲートSBD５の面
積を大きくすることが考えられるが、SBD５の
面積を大きくすることは、そのダイオードの容量
を大きくしてしまうことを意味し、多入力回路構
成の場合次段トランジスタ７のベース点の容量が
増加し回路のスイツチングスピードの低下をまね
き好ましくない。また入力ゲートSBD４の面積
を大きくすることはチツプ面積の増大をまねき高
集積密度化に極めて不利となる。しかもこの面積
を大きくすることの効果そのものも多くは望めな
い。
積を大きくすることが考えられるが、SBD５の
面積を大きくすることは、そのダイオードの容量
を大きくしてしまうことを意味し、多入力回路構
成の場合次段トランジスタ７のベース点の容量が
増加し回路のスイツチングスピードの低下をまね
き好ましくない。また入力ゲートSBD４の面積
を大きくすることはチツプ面積の増大をまねき高
集積密度化に極めて不利となる。しかもこの面積
を大きくすることの効果そのものも多くは望めな
い。
以上述べた通り、第１図に示すような従来回路
は、接地端子あるいは電源端子に対し正の静電電
圧が入力端子に印加された場合入力ゲートSBD
入力クランプSBD等の入力回路素子が破壊され
易いという大きな欠点を有していた。
は、接地端子あるいは電源端子に対し正の静電電
圧が入力端子に印加された場合入力ゲートSBD
入力クランプSBD等の入力回路素子が破壊され
易いという大きな欠点を有していた。
本発明はこのような事情に鑑みてなされたもの
で、入力端子に印加された正の静電圧に対して効
果的な静電破壊防止回路を具備した半導体集積回
路を提供することを目的とする。
で、入力端子に印加された正の静電圧に対して効
果的な静電破壊防止回路を具備した半導体集積回
路を提供することを目的とする。
本発明によれば、第１図に示した従来構成に加
え、エミツタが入力端子に、コレクタが接地端子
または電源端子に、且つベースが抵抗を介し入力
端子に接続されたPNPトランジスタを有するこ
とを特徴とし、入力静電耐圧の大幅に改善された
半導体集積回路を得ることができる。
え、エミツタが入力端子に、コレクタが接地端子
または電源端子に、且つベースが抵抗を介し入力
端子に接続されたPNPトランジスタを有するこ
とを特徴とし、入力静電耐圧の大幅に改善された
半導体集積回路を得ることができる。
次に本発明をその実施例に従い図面を用いて詳
細に説明する。
細に説明する。
第２図は本発明を一実施例を示す回路接続図で
ある。本発明回路が第１図に示す従来回路と異な
るところは、エミツタが入力端子に、コレクタが
接地端子に、且つベースが抵抗を介し入力端子に
接続されたPNPトランジスタを新たに挿入した
ことである。
ある。本発明回路が第１図に示す従来回路と異な
るところは、エミツタが入力端子に、コレクタが
接地端子に、且つベースが抵抗を介し入力端子に
接続されたPNPトランジスタを新たに挿入した
ことである。
以下このような本発明静電破壊防止回路の動作
について述べる。
について述べる。
いま入力端子１に正の静電電圧が印加された場
合、本発明により新たに付加された静電破壊防止
回路のトランジスタ８のコレクタ、ベース接合が
逆バイアスとなり、まず、逆バイアス漏洩電流が
抵抗９−ベース−コレクタ接合を経て接地端子３
へと流れる。次に入力端子１の電圧の上昇に伴な
い上記漏洩電流が増加し、その電流による抵抗９
の電位降下が、トランジスタ８のベース−エミツ
タ間順方向閾値電圧に達すると、トランジスタ８
が導通し入力端子へ流れ込んだ静電気放電電流の
大部分がトランジスタ８の導通状態でのエミツ
タ、コレクタ電流として接地端子へと流れ出る。
合、本発明により新たに付加された静電破壊防止
回路のトランジスタ８のコレクタ、ベース接合が
逆バイアスとなり、まず、逆バイアス漏洩電流が
抵抗９−ベース−コレクタ接合を経て接地端子３
へと流れる。次に入力端子１の電圧の上昇に伴な
い上記漏洩電流が増加し、その電流による抵抗９
の電位降下が、トランジスタ８のベース−エミツ
タ間順方向閾値電圧に達すると、トランジスタ８
が導通し入力端子へ流れ込んだ静電気放電電流の
大部分がトランジスタ８の導通状態でのエミツ
タ、コレクタ電流として接地端子へと流れ出る。
ここで、トランジスタ８は静電破壊防止の目的
のみで考えるならばベース開放が望ましいが、こ
の場合半導体集積回路を通常動作状態に於いて入
力端子が高レベルになつたとき、トランジスタ８
のベース−コレクタ接合にいくらかでも漏洩電流
が流れるとその漏洩電流のhFE倍のコレクタ電流
が流れることになる。すなわちトランジスタ８を
ベース開放にすることは、半導体集積回路の通常
動作に於いて入力に高レベル電圧が印加されたと
きの高レベル入力電流IIHの増大をまねき好まし
くない。
のみで考えるならばベース開放が望ましいが、こ
の場合半導体集積回路を通常動作状態に於いて入
力端子が高レベルになつたとき、トランジスタ８
のベース−コレクタ接合にいくらかでも漏洩電流
が流れるとその漏洩電流のhFE倍のコレクタ電流
が流れることになる。すなわちトランジスタ８を
ベース開放にすることは、半導体集積回路の通常
動作に於いて入力に高レベル電圧が印加されたと
きの高レベル入力電流IIHの増大をまねき好まし
くない。
逆に、本発明回路の如く、トランジスタ８のベ
ース−エミツタ間に抵抗が接続されている場合
は、入力端子に高レベルが印加されたときトラン
ジスタ８のベース−コレクタ接合にいくらかの逆
バイアス漏洩電流が発生してもその電流が流れる
抵抗の電位降下がトランジスタ８のベース−エミ
ツタ間順方向バイアス電圧に達するまではトラン
ジスタ８が導通することはなく、特に高レベル入
力電流が増大することはない。すなわち、上記抵
抗の働きについては、トランジスタのコレクタ−
エミツタブレークダウン電圧BVCEに関しBVCEO
＜BVCERとして一般的に知られていることからも
明白である。
ース−エミツタ間に抵抗が接続されている場合
は、入力端子に高レベルが印加されたときトラン
ジスタ８のベース−コレクタ接合にいくらかの逆
バイアス漏洩電流が発生してもその電流が流れる
抵抗の電位降下がトランジスタ８のベース−エミ
ツタ間順方向バイアス電圧に達するまではトラン
ジスタ８が導通することはなく、特に高レベル入
力電流が増大することはない。すなわち、上記抵
抗の働きについては、トランジスタのコレクタ−
エミツタブレークダウン電圧BVCEに関しBVCEO
＜BVCERとして一般的に知られていることからも
明白である。
尚以上の説明においては、静電破壊防止用
PNPトランジスタ８のコレクタが接地端子３に
接続された場合について述べたが、第３図に示す
ように静電破壊防止用PNPトランジスタ８′のコ
レクタが電源端子２に接続された場合も同様にト
ランジスタ８′が静電破壊防止の効果を示すこと
は改めて説明するまでもない。
PNPトランジスタ８のコレクタが接地端子３に
接続された場合について述べたが、第３図に示す
ように静電破壊防止用PNPトランジスタ８′のコ
レクタが電源端子２に接続された場合も同様にト
ランジスタ８′が静電破壊防止の効果を示すこと
は改めて説明するまでもない。
以上述べた通り、本発明回路によれば、素子
数、チツプサイズをほとんど増加させることなし
静電耐圧の極めて高半導体集積回路を得ることが
できる。
数、チツプサイズをほとんど増加させることなし
静電耐圧の極めて高半導体集積回路を得ることが
できる。
第１図は従来の半導体集積回路入力部を示す回
路接続図、第２図は本発明の一実施例を示す入力
回路接続図、第３図は本発明の他の実施例を示す
入力回路接続図である。 なお図において、１……信号入力端子、２……
電源端子、３……接地端子、４，５……SBD、
６，９……抵抗、７，８，８′……トランジスタ、
である。
路接続図、第２図は本発明の一実施例を示す入力
回路接続図、第３図は本発明の他の実施例を示す
入力回路接続図である。 なお図において、１……信号入力端子、２……
電源端子、３……接地端子、４，５……SBD、
６，９……抵抗、７，８，８′……トランジスタ、
である。
Claims (1)
- １ エミツタが入力端子に、コレクタが接地端子
または電源端子に、且つベースが抵抗を介し入力
端子に接続されたPNPトランジスタと、カソー
ドが前記入力端子に、アノードが前記接地端子ま
たは電源端子に接続された第１のシヨツトキー・
バリア・ダイオードと、カソードが前記入力端子
に、アノードが入力トランジスタのベースに接続
された第２のシヨツトキー・バリア・ダイオード
とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196233A JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196233A JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986332A JPS5986332A (ja) | 1984-05-18 |
| JPH035686B2 true JPH035686B2 (ja) | 1991-01-28 |
Family
ID=16354410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196233A Granted JPS5986332A (ja) | 1982-11-09 | 1982-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986332A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640271A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5640272A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1982
- 1982-11-09 JP JP57196233A patent/JPS5986332A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986332A (ja) | 1984-05-18 |
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