JPS5987831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5987831A JPS5987831A JP57197513A JP19751382A JPS5987831A JP S5987831 A JPS5987831 A JP S5987831A JP 57197513 A JP57197513 A JP 57197513A JP 19751382 A JP19751382 A JP 19751382A JP S5987831 A JPS5987831 A JP S5987831A
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- Japan
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- approximately
- silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、シリコン半導体基板ｆ：％ （１：の分離領
域の熱酸化膜を短時間に厚く形成する半導体装置、の製
造方法に係り、特に、前記シリコン半導体基板と配線と
の間に生ずる寄生容量の低減に有益な半導体装置の製造
方法に関する。
域の熱酸化膜を短時間に厚く形成する半導体装置、の製
造方法に係り、特に、前記シリコン半導体基板と配線と
の間に生ずる寄生容量の低減に有益な半導体装置の製造
方法に関する。
半導体基板の分離領域に厚い１セ化膜を形成する技術と
しては、一般に、選択酸化（ＬＯＣＯ８）法が知られて
いる。この従来技術を、第１図〜第３図に示す。まず、
第１図に示すように、シリコン基板１を熱酸化法により
酸化し酸化膜２を形成し、次に、前記酸ｆヒ膜２上に望
化膜３を堆積する。次に、ホトエツチング技術を用いて
パターニングを行ない、分離領域表面の前記酸化１１ｑ
２とｉｉＪ配望化膜３全エツチングして＋ａり除く。次
に、ワエットエツチ液を用いてシリコンの４択エツチン
グを行ない、第２図に示すように１ｉＪ記シリコン九板
１に１深さ約０．５μｍの深さのシリコン四部４を形成
する。次に、露出したシリコン面４′を熱酸化法により
選択酸化し、第３図に示すように約１μｔｎの酸化膜５
′！！−形成し、前記窒化膜３を除去して、素子分離領
域の形成工程を終える。
しては、一般に、選択酸化（ＬＯＣＯ８）法が知られて
いる。この従来技術を、第１図〜第３図に示す。まず、
第１図に示すように、シリコン基板１を熱酸化法により
酸化し酸化膜２を形成し、次に、前記酸ｆヒ膜２上に望
化膜３を堆積する。次に、ホトエツチング技術を用いて
パターニングを行ない、分離領域表面の前記酸化１１ｑ
２とｉｉＪ配望化膜３全エツチングして＋ａり除く。次
に、ワエットエツチ液を用いてシリコンの４択エツチン
グを行ない、第２図に示すように１ｉＪ記シリコン九板
１に１深さ約０．５μｍの深さのシリコン四部４を形成
する。次に、露出したシリコン面４′を熱酸化法により
選択酸化し、第３図に示すように約１μｔｎの酸化膜５
′！！−形成し、前記窒化膜３を除去して、素子分離領
域の形成工程を終える。
ここで、熱醇化法としては、常圧酸化法、または、高圧
酸化法があるが、常圧水蒸気酸化法を用いると、１８ｍ
の酸化膜５を形成するのに、１０００Ｃで約５時間もの
酸化時間を要し、欠点であった。また、この選択酸化法
においては、耐酸化マスクである前記窒化膜３の下側に
おいても回り込んで横方向から酸化が進行するので、活
性領域の幅が小さくなるといった欠点があった。また、
分離領域と活性領域の境界には高い応力が発生しており
、デバイス特性に悪影響を及はすことも欠点である。
酸化法があるが、常圧水蒸気酸化法を用いると、１８ｍ
の酸化膜５を形成するのに、１０００Ｃで約５時間もの
酸化時間を要し、欠点であった。また、この選択酸化法
においては、耐酸化マスクである前記窒化膜３の下側に
おいても回り込んで横方向から酸化が進行するので、活
性領域の幅が小さくなるといった欠点があった。また、
分離領域と活性領域の境界には高い応力が発生しており
、デバイス特性に悪影響を及はすことも欠点である。
本発明の目的は、以上述べた従来技術の欠点を除去し、
簡単な工程を用いて、分離領域表面の熱酸化膜を短時間
に厚く形成する方法、また、横方向からの酸化を押さえ
活性領域幅の減少を′防ぎ、分離領域と活性領域界面で
の応力を緩和する方法を提供することにある。
簡単な工程を用いて、分離領域表面の熱酸化膜を短時間
に厚く形成する方法、また、横方向からの酸化を押さえ
活性領域幅の減少を′防ぎ、分離領域と活性領域界面で
の応力を緩和する方法を提供することにある。
以上の目的を達成するために、本発明は、分離値域表面
のシリコン基板０度のみｆ：選択的に高濃度にして、酸
化速度の岸度依存性を利用することにある。また、活性
領域とすぐ近接して、前記高濃度ｗＩ域ケ設けると、横
方向の酸化や大きな応力の発生、また、素子特性の劣化
（例えば、′リーク電流の増大等）がおこるので、前記
高一度領域は、活性ｉ８ν域よりもある一定１？ｒｉ離
以上離して形成することが肝要である。
のシリコン基板０度のみｆ：選択的に高濃度にして、酸
化速度の岸度依存性を利用することにある。また、活性
領域とすぐ近接して、前記高濃度ｗＩ域ケ設けると、横
方向の酸化や大きな応力の発生、また、素子特性の劣化
（例えば、′リーク電流の増大等）がおこるので、前記
高一度領域は、活性ｉ８ν域よりもある一定１？ｒｉ離
以上離して形成することが肝要である。
以下、本発明の実施例な、第４図〜第９図を用いて詳し
く駅、明する。
く駅、明する。
実施例１
第４図に示すように１百方位（１００）、基板濃度Ｉ
Ｘ １０” ｃｍ−”のｐ型シリコン基、仮６０表面を
酸化して、膜厚約１０００人のｌｌｌ々化膜７を形成す
る。そして、ＣｖＪ）法（化学的気相成長方法）を用い
て、厚さ約２０００人の窒化＋１＋４８ ｆ−堆積する
。
Ｘ １０” ｃｍ−”のｐ型シリコン基、仮６０表面を
酸化して、膜厚約１０００人のｌｌｌ々化膜７を形成す
る。そして、ＣｖＪ）法（化学的気相成長方法）を用い
て、厚さ約２０００人の窒化＋１＋４８ ｆ−堆積する
。
次に、通常のホトエッチＸグ技術を用いて、活性領域表
面に、前記窒化膜８が残るようにパターニングを行ない
、イオン注入法を用いて、１００ＫｅＶ 、 ドーズ
酸２ Ｘ Ｉ Ｑ” ａｔｏｔｎ／ｃ１ｎ”でヒ素イオ
ンをドープして、高濃度不純物領域９を形成する（第５
図）。次に、もう一度ホトエッチングを行ない、活性領
域端から約１．５μｍ離れた領域までの前記窒化膜８お
よび酸化膜７を除去し、反応性イオンエツチング等のド
ライエツチング技術を用いて前記シリコン基板６にほぼ
垂直に深さ約３μｍの溝１０を形成する（第６図）。次
に、分離領域表面に残された酸化膜１１を除去後、算出
したシリコン面を酸化して、約３００人の酸化膜１２を
形成し、しかる後に、チャネルストッパ用として、５０
ＫｅＶ、１×１０重’ ａ ｔ ｏｍ／ ｃｍ ２のド
−ズ量でホウ素イオンをイオン注入する（第７図）。次
に、１０００Ｃで熱酸化を行ない、約４０００人の酸化
膜１３を形成する。この時、分離領域表面には、同時に
約１μｍの酸化膜１４が形成され名（第８図）。分離溝
１５の内部には、さらに、誘電体等を充填し、アイソレ
ーション工程を完了すゐ施例１）。
面に、前記窒化膜８が残るようにパターニングを行ない
、イオン注入法を用いて、１００ＫｅＶ 、 ドーズ
酸２ Ｘ Ｉ Ｑ” ａｔｏｔｎ／ｃ１ｎ”でヒ素イオ
ンをドープして、高濃度不純物領域９を形成する（第５
図）。次に、もう一度ホトエッチングを行ない、活性領
域端から約１．５μｍ離れた領域までの前記窒化膜８お
よび酸化膜７を除去し、反応性イオンエツチング等のド
ライエツチング技術を用いて前記シリコン基板６にほぼ
垂直に深さ約３μｍの溝１０を形成する（第６図）。次
に、分離領域表面に残された酸化膜１１を除去後、算出
したシリコン面を酸化して、約３００人の酸化膜１２を
形成し、しかる後に、チャネルストッパ用として、５０
ＫｅＶ、１×１０重’ ａ ｔ ｏｍ／ ｃｍ ２のド
−ズ量でホウ素イオンをイオン注入する（第７図）。次
に、１０００Ｃで熱酸化を行ない、約４０００人の酸化
膜１３を形成する。この時、分離領域表面には、同時に
約１μｍの酸化膜１４が形成され名（第８図）。分離溝
１５の内部には、さらに、誘電体等を充填し、アイソレ
ーション工程を完了すゐ施例１）。
以上の実施例１において、高濃度不純物領域、プ法とし
て、イオン注入法が用いられた（第５図）が、通常の拡
散法によって不純物をドープしても全く同様に適用でき
良好な結果が得られた。
て、イオン注入法が用いられた（第５図）が、通常の拡
散法によって不純物をドープしても全く同様に適用でき
良好な結果が得られた。
実施例２
次に、拡散法を用いてリンをドープした場合を説明する
。始めに、シリコン基板６の表面に、酸化膜７と窒化膜
８を設けて、第４図の状態とし、次に、エトエツチング
技術を用いて、分離領域表面の前記窒化膜８、および、
前記酸化膜７を除去する。次に、拡散源としてＰＯＣｌ
、ｆｆｉ用いて１０００Ｃの条件下でリンをドープして
、表面濃度が、７ Ｘ １０” ｏｎ−” の領域１
６を設ける（第９図）。後の工８は、前記実施例１と同
様である（第６図〜第８図）ので省略する。但し、活性
領域周辺のシリコン溝幅は４μｍにした。
。始めに、シリコン基板６の表面に、酸化膜７と窒化膜
８を設けて、第４図の状態とし、次に、エトエツチング
技術を用いて、分離領域表面の前記窒化膜８、および、
前記酸化膜７を除去する。次に、拡散源としてＰＯＣｌ
、ｆｆｉ用いて１０００Ｃの条件下でリンをドープして
、表面濃度が、７ Ｘ １０” ｏｎ−” の領域１
６を設ける（第９図）。後の工８は、前記実施例１と同
様である（第６図〜第８図）ので省略する。但し、活性
領域周辺のシリコン溝幅は４μｍにした。
本発明によれば、分離領域表面に１μｍの酸化膜を形成
するのに、従来の１ｏｏｏＣ，常圧水、気酸化法では約
５時間要していたものが、同酸化法では約８０分で形成
でき、時間が約１／４に短縮できる。また、従来法では
、横方向にも酸化が進行するために、活性領域幅の減少
は、片側で約１μｍあったが、今回の方法では、約０．
２μ口１であり、活性領域幅の減少は約１７５にできる
。また、高濃度不舗物領域を、活性領域よりあル一定距
離以１：離して設けているので、ストレスが緩和され、
デバイス特性への悪影響も低減する効果がある。
するのに、従来の１ｏｏｏＣ，常圧水、気酸化法では約
５時間要していたものが、同酸化法では約８０分で形成
でき、時間が約１／４に短縮できる。また、従来法では
、横方向にも酸化が進行するために、活性領域幅の減少
は、片側で約１μｍあったが、今回の方法では、約０．
２μ口１であり、活性領域幅の減少は約１７５にできる
。また、高濃度不舗物領域を、活性領域よりあル一定距
離以１：離して設けているので、ストレスが緩和され、
デバイス特性への悪影響も低減する効果がある。
第４図〜第９図龜、従来の選択酸化法を説明するための
断面図、第４図〜第９図は、本発明の詳細な説明するた
めの断面図である。 １．６・・・シリコン基板、３．８・・・窒化膜、２゜
５．７．１）、１２，１３．１４・・・酸化膜、４・・
・シリコン四部、９．ｉ６・・・高市度不純物領域、第
１ 図 第 ２ 口 冨 ３ 図 冨４図 と １／ 第 ５ 図 ４ 罫 ｔ 図
断面図、第４図〜第９図は、本発明の詳細な説明するた
めの断面図である。 １．６・・・シリコン基板、３．８・・・窒化膜、２゜
５．７．１）、１２，１３．１４・・・酸化膜、４・・
・シリコン四部、９．ｉ６・・・高市度不純物領域、第
１ 図 第 ２ 口 冨 ３ 図 冨４図 と １／ 第 ５ 図 ４ 罫 ｔ 図
Claims (1)
- 【特許請求の範囲】 １、 シリコン半導体基板表面の分離領域に不純物原子
をドープし高濃度不純物領域を設は酸化する方法におい
て、該高濃度不純物領域を該シリコン半導体基板表面の
活性領域端よりある一定距離以上離して形成する工程金
倉むことを特徴とする半導体装置の製造方法。 ２、 シリコン半導体基板表面の分離領域に不純物原子
を添加して尚濃度不純物領域を設ける工程と、該高濃度
領域の周辺に該高濃度領域を含まないかあるいはその一
部を含んだ旬１域にシリコン溝を設ける工程と、該高濃
度領域表面およびシリコン溝内部とを選択的に酸化する
工程とを含む半導体装置の製造方法。 ３、 上記不純物原子をリン、または、ヒ素元素とする
ことを特徴とする請求＋１１１χ囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197513A JPS5987831A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197513A JPS5987831A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987831A true JPS5987831A (ja) | 1984-05-21 |
Family
ID=16375713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197513A Pending JPS5987831A (ja) | 1982-11-12 | 1982-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987831A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124234A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 分離酸化膜を有する半導体装置およびその製造方法 |
| US4994413A (en) * | 1988-10-12 | 1991-02-19 | Fujitsu Limited | Method of manufacturing a semiconductor device having a silicon carbide layer |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
-
1982
- 1982-11-12 JP JP57197513A patent/JPS5987831A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124234A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 分離酸化膜を有する半導体装置およびその製造方法 |
| US4994413A (en) * | 1988-10-12 | 1991-02-19 | Fujitsu Limited | Method of manufacturing a semiconductor device having a silicon carbide layer |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| US5981357A (en) * | 1996-04-10 | 1999-11-09 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US6353253B2 (en) | 1996-05-02 | 2002-03-05 | Advanced Micro Devices, Inc. | Semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
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