JPS5989433A - バイポ−ラ型集積回路 - Google Patents
バイポ−ラ型集積回路Info
- Publication number
- JPS5989433A JPS5989433A JP57200711A JP20071182A JPS5989433A JP S5989433 A JPS5989433 A JP S5989433A JP 57200711 A JP57200711 A JP 57200711A JP 20071182 A JP20071182 A JP 20071182A JP S5989433 A JPS5989433 A JP S5989433A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- type
- layer
- region
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラ型集積回Ｗ１＜以Ｆ集槙回路’ｉ
ｌｃと略す）に関し、特にそのラッチアップの防止に特
徴を有する。
ｌｃと略す）に関し、特にそのラッチアップの防止に特
徴を有する。
現在、ＩＣの入出力端子の電極パッド付近には、静電気
を原因とするサージや電源ラインからの誘導等によるサ
ージから内部回路の破壊を防止する為に、電極パッドと
内部回路間に抵抗体を接続してサージの侵入を阻止する
と同時に抵抗体と基板及びエピタキシャル層（以Ｆエピ
層と略す）間で作られるダイオード、に依って、サージ
パルスを吸収する方法が採用されている。
を原因とするサージや電源ラインからの誘導等によるサ
ージから内部回路の破壊を防止する為に、電極パッドと
内部回路間に抵抗体を接続してサージの侵入を阻止する
と同時に抵抗体と基板及びエピタキシャル層（以Ｆエピ
層と略す）間で作られるダイオード、に依って、サージ
パルスを吸収する方法が採用されている。
然し乍ら祈る構成を採用しても、１ｃ１７ｉ：サージが
１」加されると上記した抵抗体とダイオードとから収る
保護回路が破壊される場合が多く、またその保護回路が
破壊されない場合でも、ツ゛−ジがＩＣ内に発生するＰ
ＮＰＮ構造を持つ寄生サイリスクのトリガーとなってラ
ッチアップを起し、電源とアース間で破壊を起す問題が
あった。
１」加されると上記した抵抗体とダイオードとから収る
保護回路が破壊される場合が多く、またその保護回路が
破壊されない場合でも、ツ゛−ジがＩＣ内に発生するＰ
ＮＰＮ構造を持つ寄生サイリスクのトリガーとなってラ
ッチアップを起し、電源とアース間で破壊を起す問題が
あった。
Ｃ−ＭＯＳ Ｉｃの場合、Ｐチャンネル輌ＭＯ５Ｔのソ
ース→Ｎｑ基板→Ｐクエル→Ｎｆヤンネル型ＭＯ５Ｔの
ソースの経路に依るＰＮＰＮ構造にＩミけるラッチアッ
プが比較的良く知られているが、バイポーラＩＣに於て
も同、謙な寄生サイリスクのランチアップは発生してい
る。
ース→Ｎｑ基板→Ｐクエル→Ｎｆヤンネル型ＭＯ５Ｔの
ソースの経路に依るＰＮＰＮ構造にＩミけるラッチアッ
プが比較的良く知られているが、バイポーラＩＣに於て
も同、謙な寄生サイリスクのランチアップは発生してい
る。
第１図（ａ）（ｂ）はバイポーラＩＣＫ於けるラッチア
ップの原因を示したもので、ｔｌ）は−尋電梨半導体基
板、例えばＰ型シリコン糸板、ｉ２１ （３１はＰ型分
陣を層（４）に依って島状に分離されたＮｆ！１！エビ
層、（５）け該Ｎ型１ビ層（２）内に形成されたＰ 領
域、（６）はこのＮ型エビ層（２）に設けたＮ 型のコ
ンタクト領域、（７）は異っ九Ｎ型エビ層（３）に形成
されたＮ Ｐ Ｎ型トランジスタである。
ップの原因を示したもので、ｔｌ）は−尋電梨半導体基
板、例えばＰ型シリコン糸板、ｉ２１ （３１はＰ型分
陣を層（４）に依って島状に分離されたＮｆ！１！エビ
層、（５）け該Ｎ型１ビ層（２）内に形成されたＰ 領
域、（６）はこのＮ型エビ層（２）に設けたＮ 型のコ
ンタクト領域、（７）は異っ九Ｎ型エビ層（３）に形成
されたＮ Ｐ Ｎ型トランジスタである。
所る構成に於て、Ｐ＋領域（６）をエミッタとし、Ｎ型
エビ層（２）をベースとし、Ｐ型分離層（４）をコレク
タとするＰＮＰ型の寄生ラテラルトランジスタ（１０）
が形成され、またＮ型１６層（２）をコレクタとし、Ｐ
型分離層（４）をベースとし、トランジスタ（７）のコ
レクタを構成しているＮ型エビ層（３）をエミッタとす
るＮ Ｐ Ｎ型の寄生トランジスタ（１りが形成され、
これ等のトランジスタ（１０１（Ｉりが第１図（ｂ）の
等価回路で示される接続状態となっている。尚、０匂は
電源（Ｖｃｃ）と寄生トランジスタ（ｌＯ）のベースと
の間に位置するベース抵抗で、Ｎ型エビ層（２）がコン
タクト頼＊ｔｅ＋の部分で電源（Ｖｃｃ）に接続されて
いる場合、この抵抗０４はコンタクト領域からＰ＋型囚
域（５）と分離層（４）とに挟捷れたエピ：ｆｊｊ１２
１の６１１分までの抵抗分とｌよる。またＱ樽は寄生ト
ランジスタ（１１）のベースとアース（ＧＮＤ）との間
に存在するＰ型基板＋ｌ）の抵抗分である。
エビ層（２）をベースとし、Ｐ型分離層（４）をコレク
タとするＰＮＰ型の寄生ラテラルトランジスタ（１０）
が形成され、またＮ型１６層（２）をコレクタとし、Ｐ
型分離層（４）をベースとし、トランジスタ（７）のコ
レクタを構成しているＮ型エビ層（３）をエミッタとす
るＮ Ｐ Ｎ型の寄生トランジスタ（１りが形成され、
これ等のトランジスタ（１０１（Ｉりが第１図（ｂ）の
等価回路で示される接続状態となっている。尚、０匂は
電源（Ｖｃｃ）と寄生トランジスタ（ｌＯ）のベースと
の間に位置するベース抵抗で、Ｎ型エビ層（２）がコン
タクト頼＊ｔｅ＋の部分で電源（Ｖｃｃ）に接続されて
いる場合、この抵抗０４はコンタクト領域からＰ＋型囚
域（５）と分離層（４）とに挟捷れたエピ：ｆｊｊ１２
１の６１１分までの抵抗分とｌよる。またＱ樽は寄生ト
ランジスタ（１１）のベースとアース（ＧＮＤ）との間
に存在するＰ型基板＋ｌ）の抵抗分である。
この第１図（ｂ）で示す回路罠於て両トランジスタ１１
（＋）、（ｌりの１ｌｉｒ鵞の積が１以上あると、サー
ジによるＰ形基板（１）の電位変動や、Ｖｃｃ−ＧＮＤ
間電圧電圧変（上昇）等により何れかのトランジスタ１
＋ｏ）（ｌりに電流が流れると、各々のコレクタ電流が
ベース電流を供給し合う事になり、破壊（至るまで電流
を流し続ける。これはＰＮＰＮ構造のサイリスク動作と
考オる私ができる。
（＋）、（ｌりの１ｌｉｒ鵞の積が１以上あると、サー
ジによるＰ形基板（１）の電位変動や、Ｖｃｃ−ＧＮＤ
間電圧電圧変（上昇）等により何れかのトランジスタ１
＋ｏ）（ｌりに電流が流れると、各々のコレクタ電流が
ベース電流を供給し合う事になり、破壊（至るまで電流
を流し続ける。これはＰＮＰＮ構造のサイリスク動作と
考オる私ができる。
この寄生サイリスクをターンオンさせる要因は色々考え
られるが何れの場合もベース抵抗０利場に依る電圧降下
がトランジスタ１ｌｏ）（＋’ｌ）のＶＢＥに等しくな
る点を限界としてこの限界を越えた場合にラッチアップ
が生じる。
られるが何れの場合もベース抵抗０利場に依る電圧降下
がトランジスタ１ｌｏ）（＋’ｌ）のＶＢＥに等しくな
る点を限界としてこの限界を越えた場合にラッチアップ
が生じる。
木発情１はこのようなラッチアップ現象を防止する事を
目的としたもので、第２図、第６図を参照１７つつ詳述
する。
目的としたもので、第２図、第６図を参照１７つつ詳述
する。
本発明の特徴とするところは、Ｎ型１ピ層（２）内に、
Ｐ 型領域（５）とＰ型分離層（４）とに挟まれＰＮｌ
′型の寄生トランジスタ（ｌ（２）９ペースを構成して
いるｐ１１所にＮ型の１ビ層（２）と同導電型の高濃度
領域直結するところにある。しかもこの高濃Ｉｆ領斌０
４）は第６図の上面図から明らかな如く、Ｐ＋型領域（
５）とＰ型分離層（４）とが接近している間隙に設けて
いる。
Ｐ 型領域（５）とＰ型分離層（４）とに挟まれＰＮｌ
′型の寄生トランジスタ（ｌ（２）９ペースを構成して
いるｐ１１所にＮ型の１ビ層（２）と同導電型の高濃度
領域直結するところにある。しかもこの高濃Ｉｆ領斌０
４）は第６図の上面図から明らかな如く、Ｐ＋型領域（
５）とＰ型分離層（４）とが接近している間隙に設けて
いる。
このように高濃度領域（１４）をＰ 型＠域（５）とＰ
型分離層（４）との間に設けてＰ 型頭域（５）に直結
する事に依って寄生トランジスタ（１０）のベース・エ
ミック聞が短絡された事となり、この奇生トランジスタ
（ｌＯ）がＯＮｆる事はなくなる。その結果寄生サイリ
スクはＷｔ成されず、ラッチアップ現象が生じる事はな
い。
型分離層（４）との間に設けてＰ 型頭域（５）に直結
する事に依って寄生トランジスタ（１０）のベース・エ
ミック聞が短絡された事となり、この奇生トランジスタ
（ｌＯ）がＯＮｆる事はなくなる。その結果寄生サイリ
スクはＷｔ成されず、ラッチアップ現象が生じる事はな
い。
尚、上記した説明に於てはＮ 型の高濃度領域４１４１
とＰ″−領域（６）とを直結する構成について記述した
が、高濃度碩域圓とＰ 領域（６）とを直結せずとも、
品濃度領Ｍ、−を形成するだけでも結果的に寄生トラン
ジスタ（１０）のベース濃度を高める拳となるので、こ
のトランジスタのｌｌｐｇは低下し、低電流＠域例於て
はラッチアップ現象の抑制に寄与する。
とＰ″−領域（６）とを直結する構成について記述した
が、高濃度碩域圓とＰ 領域（６）とを直結せずとも、
品濃度領Ｍ、−を形成するだけでも結果的に寄生トラン
ジスタ（１０）のベース濃度を高める拳となるので、こ
のトランジスタのｌｌｐｇは低下し、低電流＠域例於て
はラッチアップ現象の抑制に寄与する。
本発明は以上の説明からり」らかな如く％１ビタキシャ
ルＡｊ、ｊｉ内に、紐層内に形成した一得電型唄坂とこ
のエピタキシャル層を島状に分離し又いる分離層との間
隙にエピタキシャル層と同導電型の高濃度領域を設けて
いるので、バイポーラＩｃに放て生じる寄生トランジス
タのｈｐｘを低ｒせし吟る事となり、ラッチアップ現象
を抑制する察が出来る。また本発明に於てはエピタキシ
ャル層内に形ｊ戊したー導電型頼域と高濃度領域とを直
結しているので、寄生トランジスタのベース・Ｌミッタ
間を短絡し几事となり、寄生トランジスタの機能を完全
に抑え、結果的に寄生サイリスクは構成されずラッチア
ップ現象が生じる事はない。
ルＡｊ、ｊｉ内に、紐層内に形成した一得電型唄坂とこ
のエピタキシャル層を島状に分離し又いる分離層との間
隙にエピタキシャル層と同導電型の高濃度領域を設けて
いるので、バイポーラＩｃに放て生じる寄生トランジス
タのｈｐｘを低ｒせし吟る事となり、ラッチアップ現象
を抑制する察が出来る。また本発明に於てはエピタキシ
ャル層内に形ｊ戊したー導電型頼域と高濃度領域とを直
結しているので、寄生トランジスタのベース・Ｌミッタ
間を短絡し几事となり、寄生トランジスタの機能を完全
に抑え、結果的に寄生サイリスクは構成されずラッチア
ップ現象が生じる事はない。
４． ｔ＜Ｊ ＋ｆＯのｉｌｌ単な説用第１図（ａ）
（ｂ）はバイポーラ型ＩＣに於けるラッチアップ現象を
説明する為の要部断面図及び等価回本 縮図、第２図、第６図けＰす１バイポーラ型ＩＣのｅ部
の断面図及び上面図であって、１２Ｈ３）はエビタギシ
ャル層、（４）は分離層、（５）はＰ ＠」或、＋１０
）（ｌ ｌ）は寄生トランジスタ、（１２１９３）は抵
抗、θ蜀は高濃度領域、を夫々示している。
（ｂ）はバイポーラ型ＩＣに於けるラッチアップ現象を
説明する為の要部断面図及び等価回本 縮図、第２図、第６図けＰす１バイポーラ型ＩＣのｅ部
の断面図及び上面図であって、１２Ｈ３）はエビタギシ
ャル層、（４）は分離層、（５）はＰ ＠」或、＋１０
）（ｌ ｌ）は寄生トランジスタ、（１２１９３）は抵
抗、θ蜀は高濃度領域、を夫々示している。
Claims (1)
- 【特許請求の範囲】 １）−導電藺牛導体基板と、該基板表面に形ｌＪえしｌ
辷逆４電型の１ビクキシャル層と、該エピタキシャル層
を島状に分離する為の一導電型の分離層と、上記エピタ
キシャル層内に形成されたバイポーラ回路素子と、から
成り、上記基板とエピタキシャル層とに逆バイギス伏志
に嘔圧を印加するバイポーラ型集積回路に於て、上記エ
ピタキシャル層内に該）→内に形成した一導電型領域と
このエピタキシャル層を島状に分離している分離層との
間隙にエピタキシャル層と同導電型の高濃ＩＷ領域をｔ
ｆけた事を特徴とするバイポーラ型集積回路。 ２）上記１ピタキシャル層内に形成した一電型叫域と高
濃度領域とを直結して我る特Ｉ！Ｆ請求の範囲第１項記
載のバイポーラ型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200711A JPS5989433A (ja) | 1982-11-15 | 1982-11-15 | バイポ−ラ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200711A JPS5989433A (ja) | 1982-11-15 | 1982-11-15 | バイポ−ラ型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989433A true JPS5989433A (ja) | 1984-05-23 |
Family
ID=16428946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200711A Pending JPS5989433A (ja) | 1982-11-15 | 1982-11-15 | バイポ−ラ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149461A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513745U (ja) * | 1974-06-25 | 1976-01-12 | ||
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
| JPS5616547A (en) * | 1979-07-20 | 1981-02-17 | Dainippon Ink & Chem Inc | Flame-resistant polyester resin composition |
-
1982
- 1982-11-15 JP JP57200711A patent/JPS5989433A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513745U (ja) * | 1974-06-25 | 1976-01-12 | ||
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
| JPS5616547A (en) * | 1979-07-20 | 1981-02-17 | Dainippon Ink & Chem Inc | Flame-resistant polyester resin composition |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149461A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 半導体装置 |
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