JPS6149461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6149461A JPS6149461A JP59171073A JP17107384A JPS6149461A JP S6149461 A JPS6149461 A JP S6149461A JP 59171073 A JP59171073 A JP 59171073A JP 17107384 A JP17107384 A JP 17107384A JP S6149461 A JPS6149461 A JP S6149461A
- Authority
- JP
- Japan
- Prior art keywords
- type
- regions
- layer
- region
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、半導体装置にかかり、特に、プログラム可能
な読み出し専用の半導体記憶装置に関する。
な読み出し専用の半導体記憶装置に関する。
口、従来の技術
プログラム可能な読み出し専用記憶装置（以下ＰＲＯＭ
；Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｒｙと記す）は、その用途からみて、特に確実なプ
ログラム（書き込み）がなされることが第１要件である
。
；Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｒｙと記す）は、その用途からみて、特に確実なプ
ログラム（書き込み）がなされることが第１要件である
。
このＦＲＯＭの確実なプログラムは、記憶するべき記憶
素子を確実に選択することにある。従来のＦＲＯＭは、
バイポーラ素子によって構成する場合は、単位記憶素子
として、一般的には、互いに逆方向に接続された２つの
ＰＮ接合を含む素子を使用し、この２つのＰＮ接合のう
ちの一方を破壊して、情報の書込みがなされる接合破壊
型ＦＲＯＭと、単位記憶素子として、ヒユーズとこれに
接続された一つのＰＮ接合を含む素子を使用し、このヒ
ユーズを溶断して、情報の書込みが々されるヒユーズ型
Ｐ Ｒ，ＯＭが実用化されている。
素子を確実に選択することにある。従来のＦＲＯＭは、
バイポーラ素子によって構成する場合は、単位記憶素子
として、一般的には、互いに逆方向に接続された２つの
ＰＮ接合を含む素子を使用し、この２つのＰＮ接合のう
ちの一方を破壊して、情報の書込みがなされる接合破壊
型ＦＲＯＭと、単位記憶素子として、ヒユーズとこれに
接続された一つのＰＮ接合を含む素子を使用し、このヒ
ユーズを溶断して、情報の書込みが々されるヒユーズ型
Ｐ Ｒ，ＯＭが実用化されている。
この２種Ｐｉ（ＯＭのうち、接合破壊型ＦＲＯＭの単位
記憶素子は、第４図の断面図に示すように、Ｐ型半導体
基板１に設けられたＮ＋型埋込層２上のＮ−型エピタキ
シャル層３に、絶縁領域６を隔てて１型ベース領域４ａ
および４ｂを形成し、且つ、このベース領域４ａおよび
４ｂ内にＮ＋＋型のエミッタ領域５ａおよび５ｂを形成
して、バイポーラ型記憶素子を構成したものである。な
お図で、７はアルミニウム電極である。このような、単
位記憶素子Ｑ１及びＱ２は、図で示すように、Ｎ＋型埋
込層２及びＮ−型エピタキシャル層３で共通に接続され
てワード線を形成し、さらに、この互いに絶縁されたワ
ード線と直交して、アルミニウム配線により、前記Ｎ＋
＋型エミッタ領域５と電極７とを接続した、デジット線
を形成している。
記憶素子は、第４図の断面図に示すように、Ｐ型半導体
基板１に設けられたＮ＋型埋込層２上のＮ−型エピタキ
シャル層３に、絶縁領域６を隔てて１型ベース領域４ａ
および４ｂを形成し、且つ、このベース領域４ａおよび
４ｂ内にＮ＋＋型のエミッタ領域５ａおよび５ｂを形成
して、バイポーラ型記憶素子を構成したものである。な
お図で、７はアルミニウム電極である。このような、単
位記憶素子Ｑ１及びＱ２は、図で示すように、Ｎ＋型埋
込層２及びＮ−型エピタキシャル層３で共通に接続され
てワード線を形成し、さらに、この互いに絶縁されたワ
ード線と直交して、アルミニウム配線により、前記Ｎ＋
＋型エミッタ領域５と電極７とを接続した、デジット線
を形成している。
このようにして接合破壊型ＦＲＯＭが構成されているた
め、同一ワード線内のベース領域４ａと４ｂｌ’ｆ−＋
’ｌＫ寄生ｐｎｐ ）ランジスタが生じ、そのため記憶
素子自身の叩ｎトランジスタとの間に、寄生ご
サイリスタ効果（寄生ＰＮＰＮ効果）が起こシ、
」）き込み歩留り及び信頼性が低下するという問題が生
じる。すなわち、この種の記憶素子への情報の書き込み
は、ベースオープンの状態で、エミッタ・ベース間のＰ
Ｎ接合に逆方向電流を流して、この接合を破壊すること
により行なうが、第５図の回路図に示すように、単位記
憶素子Ｑ、ｔｏに、実線で示す電流通路５２で電流を流
して情報を書き込もうとするとき、寄生サイリスタ５０
の効果が起こると、点線で示す電流通路５１、叩ち単位
記憶素子Ｑｏｏ、、寄生サイリスタ５０、単位記憶素子
Ｑｏ１ｔＱｌｌを介在した通路で、すべて、または、一
部の書き込み電流が流れ、本来、情報が書き込まれるべ
き栄位記憶素子Ｑ、＋ｏに、情報が書き込まれなかった
り、臀き込み不足による不良が発生したりし、書き込み
歩留シ、および信頼性を低下せしめることになる。尚、
第５図において、縦線は、デジット線Ｙ。。
め、同一ワード線内のベース領域４ａと４ｂｌ’ｆ−＋
’ｌＫ寄生ｐｎｐ ）ランジスタが生じ、そのため記憶
素子自身の叩ｎトランジスタとの間に、寄生ご
サイリスタ効果（寄生ＰＮＰＮ効果）が起こシ、
」）き込み歩留り及び信頼性が低下するという問題が生
じる。すなわち、この種の記憶素子への情報の書き込み
は、ベースオープンの状態で、エミッタ・ベース間のＰ
Ｎ接合に逆方向電流を流して、この接合を破壊すること
により行なうが、第５図の回路図に示すように、単位記
憶素子Ｑ、ｔｏに、実線で示す電流通路５２で電流を流
して情報を書き込もうとするとき、寄生サイリスタ５０
の効果が起こると、点線で示す電流通路５１、叩ち単位
記憶素子Ｑｏｏ、、寄生サイリスタ５０、単位記憶素子
Ｑｏ１ｔＱｌｌを介在した通路で、すべて、または、一
部の書き込み電流が流れ、本来、情報が書き込まれるべ
き栄位記憶素子Ｑ、＋ｏに、情報が書き込まれなかった
り、臀き込み不足による不良が発生したりし、書き込み
歩留シ、および信頼性を低下せしめることになる。尚、
第５図において、縦線は、デジット線Ｙ。。
ＹＩｓ横線はワード線Ｘｏ、Ｘ１、さらに、Ｑ、ｏｔ
＊ Ｑ＋。
＊ Ｑ＋。
は、未書き込み単位記憶素子ｓ ＱＯＯＩ Ｑ、１１は
、書き込み済み単位記憶素子となっている。
、書き込み済み単位記憶素子となっている。
ハ０発明が解決しようとする問題点
このように、従来の記憶装置では、隣接する単位記憶素
子間の寄生サイリスタ効果により１・込が不安定になる
。このことが解決を要する問題点として挙げられる。
子間の寄生サイリスタ効果により１・込が不安定になる
。このことが解決を要する問題点として挙げられる。
二０問題点を解決するための技術手段
上記問題点に対し、本発明は、−導電型の半導体基板上
に、逆導電型の埋込層と該逆導電型の埋込層に逆導電型
の半導体層と、該逆導電型の半導体層表面側に選択的に
設けられた単位素子領域分離用の絶縁体層とを有し、さ
らに、前記逆導電型の埋込層と前記絶縁体１−の底面と
の間に挾まれるように、前記逆導電型の半導体層より、
不純物濃度の高い寄生サイリスタ効果防止用の逆導電型
領域を備えしめている。
に、逆導電型の埋込層と該逆導電型の埋込層に逆導電型
の半導体層と、該逆導電型の半導体層表面側に選択的に
設けられた単位素子領域分離用の絶縁体層とを有し、さ
らに、前記逆導電型の埋込層と前記絶縁体１−の底面と
の間に挾まれるように、前記逆導電型の半導体層より、
不純物濃度の高い寄生サイリスタ効果防止用の逆導電型
領域を備えしめている。
ホ、実施例
以下、本発明の実施例について図面を参照して説明する
。第１図は、本発明の半導体記憶装置の一実施例の主要
部を示す断面図である。第１図において、単位記憶素子
を分離する絶縁領域６と、＋ Ｎ型埋込層２との間に挾まれるように、Ｎ−型エピタキ
シャル層３より不純物濃度の高い虻型半導体領域８ａと
８ｂがある。なお、第１図で、１はシリコンからなるＰ
型半導体基板、２は炉型埋込層、３はＮ−型のエピタキ
シャル層、４ａ及び４ｂはベース領域、５ａ及び５ｂは
エミッタ領域、６は絶縁領域、７はアルミニウム電極で
ある。
。第１図は、本発明の半導体記憶装置の一実施例の主要
部を示す断面図である。第１図において、単位記憶素子
を分離する絶縁領域６と、＋ Ｎ型埋込層２との間に挾まれるように、Ｎ−型エピタキ
シャル層３より不純物濃度の高い虻型半導体領域８ａと
８ｂがある。なお、第１図で、１はシリコンからなるＰ
型半導体基板、２は炉型埋込層、３はＮ−型のエピタキ
シャル層、４ａ及び４ｂはベース領域、５ａ及び５ｂは
エミッタ領域、６は絶縁領域、７はアルミニウム電極で
ある。
本実施例を第４図に示した従来例と比べて見ると本実施
例では、単位記憶素子を分離する絶縁領域６の下に、Ｎ
＋型埋込層２に接して、Ｎ−型エピタキシャル層３より
も不純物濃度の高いＮ＋型半導体領域８ａ、８ｂを有し
ているため、単位記憶素子を分離する絶縁領域６を隔て
て単位記憶素子のベース領域４ａ及び４ｂに形成される
寄生ｐｎｐ ）ランジスタの電流利得を小さくすること
ができる。
例では、単位記憶素子を分離する絶縁領域６の下に、Ｎ
＋型埋込層２に接して、Ｎ−型エピタキシャル層３より
も不純物濃度の高いＮ＋型半導体領域８ａ、８ｂを有し
ているため、単位記憶素子を分離する絶縁領域６を隔て
て単位記憶素子のベース領域４ａ及び４ｂに形成される
寄生ｐｎｐ ）ランジスタの電流利得を小さくすること
ができる。
すなわち、寄生ｐｎｐ ）ランジスタのベース領域にあ
たるＮ＋型半導体領域８ａが、Ｎ−型エピタキシャル層
〆３内に記憶素子を分離する絶縁領域６と、Ｎ＋型埋込
層２との間に挾まれるように存在するため、実質的に、
寄生ｐｎｐ ）ランジスタのベース濃度が高くなったこ
とになり、電流利得を十分低下せしめるということにな
り、従来接合破壊型ＦＲＯＭの単位記憶素子間に働いて
いた干渉、すなわち、寄生サイリスタ効果が起こらず、
専き込み歩留りの良い信頼性の高い半導体記憶装置が得
られる。
たるＮ＋型半導体領域８ａが、Ｎ−型エピタキシャル層
〆３内に記憶素子を分離する絶縁領域６と、Ｎ＋型埋込
層２との間に挾まれるように存在するため、実質的に、
寄生ｐｎｐ ）ランジスタのベース濃度が高くなったこ
とになり、電流利得を十分低下せしめるということにな
り、従来接合破壊型ＦＲＯＭの単位記憶素子間に働いて
いた干渉、すなわち、寄生サイリスタ効果が起こらず、
専き込み歩留りの良い信頼性の高い半導体記憶装置が得
られる。
第２図（ａ）〜（ｄ）は、本発明の半導体記憶装置の製
造方法について説明するだめの製造工程順の断面図であ
る。まず、第２図（ａ）に示すように１例えば、シリコ
ンからなるＰ副手導体基板ｌに選択的に炉型埋込層２を
形成し、次いで、半導体基板１の表面にＮ−型エピタキ
シャル層３を形成し、その表面に、耐酸化性被膜９を形
成する。次に、第２図（ｂ）に示すように、耐酸化性被
膜９を選択的に除去した後、Ｎ−型エピタキシャル層３
の選択酸化を行々い、その後のエツチングにより溝１ｏ
を形成するか、Ｎ−型エピタキシャル層３のドライエツ
チング又はウェットエツチングにょシ、直接、溝１ｏを
形成する。次に第２図（Ｃ）に示すように、溝１ｏの、
底面′・ｑ′注１法・又１・拡散法“す
・ゝ゛型半導体領域８を形成する。このＮ＋型半導体領
域８の不純物は、例えば、リンを用いる。次に第２図（
ｄ）に示すように、４溝１ｏの選択酸化を行ない、絶縁
物６を形成するか、溝１０の表面を酸化した後、例えば
、ポリシリコン等の物質で溝１０を充填し、絶縁領域６
を形成する。次に、Ｐ＋型ベース領域４ 、 Ｎ＋＋型
エミッタ領域５、及びアルミニウム電極７を形成するこ
とにより、第１図に示した本発明の半導体記憶装置が得
られる。
造方法について説明するだめの製造工程順の断面図であ
る。まず、第２図（ａ）に示すように１例えば、シリコ
ンからなるＰ副手導体基板ｌに選択的に炉型埋込層２を
形成し、次いで、半導体基板１の表面にＮ−型エピタキ
シャル層３を形成し、その表面に、耐酸化性被膜９を形
成する。次に、第２図（ｂ）に示すように、耐酸化性被
膜９を選択的に除去した後、Ｎ−型エピタキシャル層３
の選択酸化を行々い、その後のエツチングにより溝１ｏ
を形成するか、Ｎ−型エピタキシャル層３のドライエツ
チング又はウェットエツチングにょシ、直接、溝１ｏを
形成する。次に第２図（Ｃ）に示すように、溝１ｏの、
底面′・ｑ′注１法・又１・拡散法“す
・ゝ゛型半導体領域８を形成する。このＮ＋型半導体領
域８の不純物は、例えば、リンを用いる。次に第２図（
ｄ）に示すように、４溝１ｏの選択酸化を行ない、絶縁
物６を形成するか、溝１０の表面を酸化した後、例えば
、ポリシリコン等の物質で溝１０を充填し、絶縁領域６
を形成する。次に、Ｐ＋型ベース領域４ 、 Ｎ＋＋型
エミッタ領域５、及びアルミニウム電極７を形成するこ
とにより、第１図に示した本発明の半導体記憶装置が得
られる。
また、第３図（ａ）〜（ｅ）は、本発明の半導体記憶装
置の他の製造方法の一実施例を説明するための製造工程
順の断面図である。まず、第３図（ａ）に示すように、
Ｐ型半導体基板１１の表面に選択的に、Ｎ型不純物を含
んだシリカフィルム２１を塗布した後、熱処理を行なっ
て拡散し、Ｎ十型不純物層１２を形成する。このとき、
Ｎ型不純物は、例えば、ひ素又はアンチモンを用い、接
合の深さは〜０．８μ程度に抑える。次に第３図（ｂ）
に示すように、シリカフィルム２１を選択的にエツチン
グし、一部分に、シリカフィルム２１ａを残す。このの
ち、再び、熱処理を行なうと、シリカフィルムの残しで
ある部分２１ａは、より多くのＮ型不純物が拡散するた
め、表面不純物濃度の高いＮ十型不純物領域１２ａを形
成する。また、シリカフィルムの除去された部分は、Ｎ
型不純物が拡散されると同時に基板１１の外に出て行く
だめ、前記シリカフィルムを残しである部分と比較して
、表面不純物濃度の低いＮ＋型不純物領域１２ｂを形成
する。このときの表面不純物濃度は１例えば、前者が〜
１０２１ケ／ｃｍ−３になるのに対し、後者は〜１０２
０ケ／ｃｍ ’になる。次に、第３図（Ｃ）に示すよう
に、シリカフィルムを全面除去した後、エピタキシャル
気相成長１３を行なうと、表面不純物濃度の高い領域は
、エピタキシャル領域への拡散が大きく１２ａのような
、Ｎ＋型埋込層を形成し、表面不純物濃度の低い領域は
、エピタキシャル領域への拡散も小さく、１２ｂのよう
なＮ＋型埋込層を形成する。このとき、基板表面からエ
ピタキシャル領域内への拡散の大きさは、前者が０８μ
ｍになるのに対して、後者はＱ、５μｍ程度である。次
に第３図（ｃｌ）に示すように、選択的にエピタキシャ
ル層表面から、Ｎ＋型埋込層１２ａに接するように、第
２図（ａ） 、 （ｂ） ｊ （ｄｌで説明した方法で
、絶縁領域６を形成し、その後、戸型ペース領域４、Ｎ
型工くツタ領域５及びアルミニウム電極７を形成す
る。このようにして、第３図（ｅ）に示した本発明の半
導体記憶装置が得られるＯ へ０発明の効果 このように１本発明は、単位記憶素子間に形成される寄
生ｐｎｐ ）ランジスタのベース領域にあたるＮ−型エ
ピタキシャル層よシも、不純物濃度の高いＮ＋型半導体
領域が前記Ｎ−型エピタキシャル層内に、記憶素子を分
離する絶縁領域とＮ＋型埋込層との間に挾まれて存在す
るため、実質的に、寄生ｐｎｐトランジスタのベース濃
度が高くなったことになり、寄生ｐｎｐ ）ランジスタ
の電流利得を十分に低下せしめることになる。従って、
本発明によれば、従来の接合破壊型ＦＲＯＭの単位記憶
素子間に働いていた干渉、すなわち、寄生サイリスタ効
果が起こらないため、書き込み歩留りの良い、信頼性の
高い記憶装置が得られる。
置の他の製造方法の一実施例を説明するための製造工程
順の断面図である。まず、第３図（ａ）に示すように、
Ｐ型半導体基板１１の表面に選択的に、Ｎ型不純物を含
んだシリカフィルム２１を塗布した後、熱処理を行なっ
て拡散し、Ｎ十型不純物層１２を形成する。このとき、
Ｎ型不純物は、例えば、ひ素又はアンチモンを用い、接
合の深さは〜０．８μ程度に抑える。次に第３図（ｂ）
に示すように、シリカフィルム２１を選択的にエツチン
グし、一部分に、シリカフィルム２１ａを残す。このの
ち、再び、熱処理を行なうと、シリカフィルムの残しで
ある部分２１ａは、より多くのＮ型不純物が拡散するた
め、表面不純物濃度の高いＮ十型不純物領域１２ａを形
成する。また、シリカフィルムの除去された部分は、Ｎ
型不純物が拡散されると同時に基板１１の外に出て行く
だめ、前記シリカフィルムを残しである部分と比較して
、表面不純物濃度の低いＮ＋型不純物領域１２ｂを形成
する。このときの表面不純物濃度は１例えば、前者が〜
１０２１ケ／ｃｍ−３になるのに対し、後者は〜１０２
０ケ／ｃｍ ’になる。次に、第３図（Ｃ）に示すよう
に、シリカフィルムを全面除去した後、エピタキシャル
気相成長１３を行なうと、表面不純物濃度の高い領域は
、エピタキシャル領域への拡散が大きく１２ａのような
、Ｎ＋型埋込層を形成し、表面不純物濃度の低い領域は
、エピタキシャル領域への拡散も小さく、１２ｂのよう
なＮ＋型埋込層を形成する。このとき、基板表面からエ
ピタキシャル領域内への拡散の大きさは、前者が０８μ
ｍになるのに対して、後者はＱ、５μｍ程度である。次
に第３図（ｃｌ）に示すように、選択的にエピタキシャ
ル層表面から、Ｎ＋型埋込層１２ａに接するように、第
２図（ａ） 、 （ｂ） ｊ （ｄｌで説明した方法で
、絶縁領域６を形成し、その後、戸型ペース領域４、Ｎ
型工くツタ領域５及びアルミニウム電極７を形成す
る。このようにして、第３図（ｅ）に示した本発明の半
導体記憶装置が得られるＯ へ０発明の効果 このように１本発明は、単位記憶素子間に形成される寄
生ｐｎｐ ）ランジスタのベース領域にあたるＮ−型エ
ピタキシャル層よシも、不純物濃度の高いＮ＋型半導体
領域が前記Ｎ−型エピタキシャル層内に、記憶素子を分
離する絶縁領域とＮ＋型埋込層との間に挾まれて存在す
るため、実質的に、寄生ｐｎｐトランジスタのベース濃
度が高くなったことになり、寄生ｐｎｐ ）ランジスタ
の電流利得を十分に低下せしめることになる。従って、
本発明によれば、従来の接合破壊型ＦＲＯＭの単位記憶
素子間に働いていた干渉、すなわち、寄生サイリスタ効
果が起こらないため、書き込み歩留りの良い、信頼性の
高い記憶装置が得られる。
第１図は本発明の一実施例の要部断面図、第２図（ａ）
〜（ｄ）は第１図の記憶装置を製造する方法を説明する
ための工程順の基板断面図、第３図（ａ）〜（ｅ）は本
発明の半導体装置を製造する他の方法を説明するための
工程順の断面図、第４図は従来の半導体記憶装置の断面
図、第５図は第４図の記憶装置の書込み動作を説明する
だめの回路図である。 １．１１・・・・・・Ｐ型シリコン基板、２ 、１２，
１２ｂ・・・・・・Ｎ＋埋込層、３．１３・・・・・・
Ｎ型エピタキシャル層、４ 、４ａ 、 ４ｂ・・−＝
−Ｐ＋ベース領域、５，５ａ、５ｂ・・・・・・Ｎ＋＋
エミッタ領域、６・・・・・・絶縁領域、７・・・・・
・アルミ電極、８．８ａ、８ｂ、１２ａ・・・・・・寄
生サイリスタ効果防止用計領域、９・・・・・・耐酸化
被嘆、１０・・・・・・溝。 尊 ／ 図 （υ） （Ｃ）冶 Ｚ 図 一／２α −１２１゜ （ｔｈ ＄ ３ 図 竿 ４ 図 番 ５ 図
〜（ｄ）は第１図の記憶装置を製造する方法を説明する
ための工程順の基板断面図、第３図（ａ）〜（ｅ）は本
発明の半導体装置を製造する他の方法を説明するための
工程順の断面図、第４図は従来の半導体記憶装置の断面
図、第５図は第４図の記憶装置の書込み動作を説明する
だめの回路図である。 １．１１・・・・・・Ｐ型シリコン基板、２ 、１２，
１２ｂ・・・・・・Ｎ＋埋込層、３．１３・・・・・・
Ｎ型エピタキシャル層、４ 、４ａ 、 ４ｂ・・−＝
−Ｐ＋ベース領域、５，５ａ、５ｂ・・・・・・Ｎ＋＋
エミッタ領域、６・・・・・・絶縁領域、７・・・・・
・アルミ電極、８．８ａ、８ｂ、１２ａ・・・・・・寄
生サイリスタ効果防止用計領域、９・・・・・・耐酸化
被嘆、１０・・・・・・溝。 尊 ／ 図 （υ） （Ｃ）冶 Ｚ 図 一／２α −１２１゜ （ｔｈ ＄ ３ 図 竿 ４ 図 番 ５ 図
Claims (1)
- ＰまたはＮの一導電型の半導体基板と、この基板の上面
側に形成された高濃度逆導電型の埋込層と、この埋込層
上に形成された低濃度逆導電型の半導体層と、この逆導
電型半導体層の上面側に形成された単位素子領域分離用
の絶縁体層と、前記単位素子領域内に形成されたｐｎｐ
またはｎｐｎ接合と、前記絶縁体層の底面と前記埋込層
との間に設けられた前記低濃度逆導型半導体層より高濃
度の寄生サイリスタ効果阻止用の逆導電型半導体層とを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171073A JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171073A JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149461A true JPS6149461A (ja) | 1986-03-11 |
| JPH0644607B2 JPH0644607B2 (ja) | 1994-06-08 |
Family
ID=15916519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171073A Expired - Lifetime JPH0644607B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644607B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575256A (en) * | 1978-12-01 | 1980-06-06 | Nec Corp | Semiconductor device |
| JPS5989433A (ja) * | 1982-11-15 | 1984-05-23 | Sanyo Electric Co Ltd | バイポ−ラ型集積回路 |
-
1984
- 1984-08-17 JP JP59171073A patent/JPH0644607B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575256A (en) * | 1978-12-01 | 1980-06-06 | Nec Corp | Semiconductor device |
| JPS5989433A (ja) * | 1982-11-15 | 1984-05-23 | Sanyo Electric Co Ltd | バイポ−ラ型集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644607B2 (ja) | 1994-06-08 |
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