JPS6095662A - メモリエラ−修正方法 - Google Patents
メモリエラ−修正方法Info
- Publication number
- JPS6095662A JPS6095662A JP58202301A JP20230183A JPS6095662A JP S6095662 A JPS6095662 A JP S6095662A JP 58202301 A JP58202301 A JP 58202301A JP 20230183 A JP20230183 A JP 20230183A JP S6095662 A JPS6095662 A JP S6095662A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- error
- area
- memory error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、メモリのエラー発生領域を切り離すことによ
りメモリエラーを修正するメモリエラー修正方法に関す
る。
りメモリエラーを修正するメモリエラー修正方法に関す
る。
（ｂ）技術の背景
情報処理装置の利用が高度化、複雑化するにつれて取り
扱う情報の信頼性はより厳しいものが要求される。又万
一エラーが発生した場合を想定して、各種のエラーリカ
バリ方法の対策処置の実施が要求されるようになった。
扱う情報の信頼性はより厳しいものが要求される。又万
一エラーが発生した場合を想定して、各種のエラーリカ
バリ方法の対策処置の実施が要求されるようになった。
特に情報を記憶しているメモリエラーについては、メモ
リ自体の品質の向上と共に確実なメモリエラーの処理が
要求される。
リ自体の品質の向上と共に確実なメモリエラーの処理が
要求される。
（Ｃ）従来技術と問題点
従来のメモリエラーの修正方法について１図面を参照し
て説明する。
て説明する。
第１図は従来のメモリエラー修正方法を示す。
図において、１はメモリ、２はメモリ検出回路。
３はエラー修正回路（以下ＥＣＣ回路と称する）をそれ
ぞれ示す。
ぞれ示す。
従来はメモリ１よりデータを読み取り１バイトずつＥＣ
Ｃ回路３ （通常１バイト長のシフトレジスタで構成さ
れており、１ビツトのエラーであれば自動修正する能力
を持つ）にかける。ここでもし。
Ｃ回路３ （通常１バイト長のシフトレジスタで構成さ
れており、１ビツトのエラーであれば自動修正する能力
を持つ）にかける。ここでもし。
メモリ検出回路２で１ピントのエラーを検出した場合Ｆ
ＣＣ回路３で自動修正して次回路（図示してない）に送
出する。
ＣＣ回路３で自動修正して次回路（図示してない）に送
出する。
しかし、 ＥＣＣ回路３は読み取ったデータのエラ−修
正は行うがエラーの発生している領域に対して何等操作
を行っている訳ではないので、常にエラー要因を内在さ
せており１例えば１つのエラー要因が内在している領域
でもう１ビツトのエラーが発生した場合には２ビツトエ
ラーとなりＥＣＣ回路３では修正不可能となる。
正は行うがエラーの発生している領域に対して何等操作
を行っている訳ではないので、常にエラー要因を内在さ
せており１例えば１つのエラー要因が内在している領域
でもう１ビツトのエラーが発生した場合には２ビツトエ
ラーとなりＥＣＣ回路３では修正不可能となる。
（ｄ）発明の゛目的
本発明は、上記欠点を解消した新規なメモリエラー修正
方法を提供することを目的とし、特にメモリエラーの発
生したメモリ領域を切り離し２代替用のメモリ領域に割
り当てることにより根本的にメモリエラーの発生を除去
するメモリエラー修正方法を実現することにある。
方法を提供することを目的とし、特にメモリエラーの発
生したメモリ領域を切り離し２代替用のメモリ領域に割
り当てることにより根本的にメモリエラーの発生を除去
するメモリエラー修正方法を実現することにある。
（ｅ）発明の構成
本発明は、情報を記憶する大容量のメモリと前記メモリ
のエラーを検出するメモリエラー検出回路を備えてなる
装置において、前記メモリエラー検出回路によりメモリ
エラーが検出されたメモリ領域は切り離し１代替用のメ
モリ領域に前記切り離したメモリ領域を割りつけること
により、根本的にメモリエラーの発生要因を除去するこ
とを特徴とするメモリエラー修正方法により達成するこ
とが出来る。
のエラーを検出するメモリエラー検出回路を備えてなる
装置において、前記メモリエラー検出回路によりメモリ
エラーが検出されたメモリ領域は切り離し１代替用のメ
モリ領域に前記切り離したメモリ領域を割りつけること
により、根本的にメモリエラーの発生要因を除去するこ
とを特徴とするメモリエラー修正方法により達成するこ
とが出来る。
（ｆ）発明の実施例
以下本発明を図面を参照して説明する。
第２図は本発明に係るメモリエラー修正方法の一実施例
を示す。
を示す。
図において、４，６はレジスタ回路、５は比較器回路、
７はマルチプレクサ回路をそれぞれ示す。
７はマルチプレクサ回路をそれぞれ示す。
本実施例は情報を記憶しているメモリ１．メモリ１から
読出されたデータからエラーがあるかどうかを検出する
メモリ検出回路２．１つのメモリ領域で１ビツトのエラ
ーがあれば自動修正する能力を持つＥＣＣ回路３．メモ
リ検出回路２で検出されたメモリ領域のメモリアドレス
をセントし保持するレジスタ回路４．前回路（図示して
ない）から送出されて来るメモリアドレス情報とレジス
タ回路４に保持されているメモリアドレス情報とを比較
して一致すれば一致信号をマルチプレクサ回路７に出力
する比較器回路５１代替用メモリのメモリアドレスを記
憶しているレジスタ回路６．比較器回路５からの一致信
号によりレジスタ回路６で記憶されている代替用メモリ
のメモリアドレスをアクセスするマルチプレクサ回路７
がら構成されている。
読出されたデータからエラーがあるかどうかを検出する
メモリ検出回路２．１つのメモリ領域で１ビツトのエラ
ーがあれば自動修正する能力を持つＥＣＣ回路３．メモ
リ検出回路２で検出されたメモリ領域のメモリアドレス
をセントし保持するレジスタ回路４．前回路（図示して
ない）から送出されて来るメモリアドレス情報とレジス
タ回路４に保持されているメモリアドレス情報とを比較
して一致すれば一致信号をマルチプレクサ回路７に出力
する比較器回路５１代替用メモリのメモリアドレスを記
憶しているレジスタ回路６．比較器回路５からの一致信
号によりレジスタ回路６で記憶されている代替用メモリ
のメモリアドレスをアクセスするマルチプレクサ回路７
がら構成されている。
次に本実施例の動作を説明する。
読出すべきメモリ１のメモリアドレスを前回路（図示し
てない）から受けたマルチプレクサ回路７は該当メモリ
アドレスをアクセスし、読出されたデータはＥＣＣ回路
３経由次回路（図示してない）へ送出される。ここで、
読出されたデータに１ビツトのエラーがあり、そのエラ
ーがメモリ検出回路２で検出されるとＥＣＣ回路３はＥ
ＣＣ回路３のエラー修正機能で自動的にエラー修正した
データを次回路（図示してない）へ送出する。
てない）から受けたマルチプレクサ回路７は該当メモリ
アドレスをアクセスし、読出されたデータはＥＣＣ回路
３経由次回路（図示してない）へ送出される。ここで、
読出されたデータに１ビツトのエラーがあり、そのエラ
ーがメモリ検出回路２で検出されるとＥＣＣ回路３はＥ
ＣＣ回路３のエラー修正機能で自動的にエラー修正した
データを次回路（図示してない）へ送出する。
一方、メモリ検出回路２がエラー検出情報をレジスタ回
路４へ送出すると、レジスタ回路４は受信している該当
メモリアドレス情報を格納保持する。面この時点で２図
示してない回路によりエラーが検出されたメモリ領域の
正常なデータは代替用のメモリ領域に書き換えられ、そ
の代替用メモリ領域のメモリアドレス情報はレジスタ回
路６に格納記憶されているものとする。
路４へ送出すると、レジスタ回路４は受信している該当
メモリアドレス情報を格納保持する。面この時点で２図
示してない回路によりエラーが検出されたメモリ領域の
正常なデータは代替用のメモリ領域に書き換えられ、そ
の代替用メモリ領域のメモリアドレス情報はレジスタ回
路６に格納記憶されているものとする。
上記の状態で再度、エラーが検出されたメモリ領域のメ
モリアドレス情報が前回路（図示してない）から送出さ
れて来ると、比較器回路５はこのメモリアドレス情報と
レジスタ回路４で保持しているメモリアドレス情報とを
比較して、一致していることにより、一致信号をマルチ
プレクサ回路７に送出する。マルチプレクサ回路７は今
迄前回路（図示してない）からのメモリアドレス情報を
受けていたものを、レジスタ回路６側に切り換えてレジ
スタ回路６より該当する代替用メモリ領域のメモリアド
レス情報を取り出し、取り出した該当メモリ領域をアク
セスし、エラーが検出されたメモリ領域のメモリアドレ
スはアクセスしないようにする。
モリアドレス情報が前回路（図示してない）から送出さ
れて来ると、比較器回路５はこのメモリアドレス情報と
レジスタ回路４で保持しているメモリアドレス情報とを
比較して、一致していることにより、一致信号をマルチ
プレクサ回路７に送出する。マルチプレクサ回路７は今
迄前回路（図示してない）からのメモリアドレス情報を
受けていたものを、レジスタ回路６側に切り換えてレジ
スタ回路６より該当する代替用メモリ領域のメモリアド
レス情報を取り出し、取り出した該当メモリ領域をアク
セスし、エラーが検出されたメモリ領域のメモリアドレ
スはアクセスしないようにする。
尚代替用のメモリ領域の数はメモリ１が使用される装置
の状況により設定される。
の状況により設定される。
（ｇ）発明の効果
以上のような本発明によれば、エラーが検出されたメモ
リ領域のメモリアドレスはアクセスしないようにし、メ
モリエラーの発生を根本から防止することが出来ると言
う効果がある。
リ領域のメモリアドレスはアクセスしないようにし、メ
モリエラーの発生を根本から防止することが出来ると言
う効果がある。
第１図は従来のメモリエラー修正方法、第２図は本発明
に係るメモリエラー修正方法の一実施例をそれぞれ示す
。 図において、１はメモリ、２はメモリ検出回路。 ３はＥＣＣ回路、４，６はレジスタ回路、５ば比較器回
路、７はマルチプレクサ回路をそれぞれ示す。 ａ ｉ 図 第 Ｚ （２）
に係るメモリエラー修正方法の一実施例をそれぞれ示す
。 図において、１はメモリ、２はメモリ検出回路。 ３はＥＣＣ回路、４，６はレジスタ回路、５ば比較器回
路、７はマルチプレクサ回路をそれぞれ示す。 ａ ｉ 図 第 Ｚ （２）
Claims (1)
- 情報を記憶する大容量のメモリと前記メモリのエラーを
検出するメモリエラー検出回路を備えてなる装置におい
て、前記メモリエラー検出回路によりメモリエラーが検
出されたメモリ領域は切り離し１代替用のメモリ領域に
前記切り離したメモリ領域を割りつけることを特徴とす
るメモリエラー修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202301A JPS6095662A (ja) | 1983-10-28 | 1983-10-28 | メモリエラ−修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202301A JPS6095662A (ja) | 1983-10-28 | 1983-10-28 | メモリエラ−修正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095662A true JPS6095662A (ja) | 1985-05-29 |
Family
ID=16455276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202301A Pending JPS6095662A (ja) | 1983-10-28 | 1983-10-28 | メモリエラ−修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095662A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128934A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5545169A (en) * | 1978-09-26 | 1980-03-29 | Nec Corp | Memory unit |
| JPS5622293A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Control system for replacement memory |
-
1983
- 1983-10-28 JP JP58202301A patent/JPS6095662A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128934A (ja) * | 1974-03-29 | 1975-10-11 | ||
| JPS5545169A (en) * | 1978-09-26 | 1980-03-29 | Nec Corp | Memory unit |
| JPS5622293A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Control system for replacement memory |
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