JPS599111B2 - プレナ型磁気バブル素子オ−バレイの製造方法 - Google Patents

プレナ型磁気バブル素子オ−バレイの製造方法

Info

Publication number
JPS599111B2
JPS599111B2 JP4969179A JP4969179A JPS599111B2 JP S599111 B2 JPS599111 B2 JP S599111B2 JP 4969179 A JP4969179 A JP 4969179A JP 4969179 A JP4969179 A JP 4969179A JP S599111 B2 JPS599111 B2 JP S599111B2
Authority
JP
Japan
Prior art keywords
sio
protective film
manufacturing
magnetic bubble
planar magnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP4969179A
Other languages
English (en)
Other versions
JPS55142480A (en
Inventor
泰治 鶴岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP4969179A priority Critical patent/JPS599111B2/ja
Publication of JPS55142480A publication Critical patent/JPS55142480A/ja
Publication of JPS599111B2 publication Critical patent/JPS599111B2/ja
Expired legal-status Critical Current

Links

Description

【発明の詳細な説明】 この発明は、工程の簡略化ならびに信頼性の向上を期す
るようにしたプレナ型磁気バブル素子オーバレイの製造
方法に関する。
磁気バブル素子のオーバレイ構造は駆動用パーマロイ素
子の下部に絶縁層を介して導体を配置し、ゲート機能を
もたせたいわゆるコンダクタファースト型が主流である
この場合、ゲート機能部上部のパーマロイ膜はこの段差
部で膜厚が薄くなる、いわゆるステツプカバレツジ不良
を生じ、断線や磁気特性不良を起こす。また、たとえ、
ステツプカバレツジが良好であつてもパターン設計にお
いて段差部の磁気特性を考慮する必要があるなど、多く
の問題点があつた。これらの問題点を解決するために、
平面化プロセスがいくつか考案されたが、いずれも工程
が非常に複雑で非実用的なものであつたり、導体パター
ンを形成するために用いた有機レジストをそのままの状
態でその上に絶縁層を形成するレジストリフトオフ法の
ため種々問題があつた。
すなわち、レジストリフトオフ法においては、有機レジ
ストを炭化させないように、絶縁層形成を特に5102
低温スパッタあるいはSi0低温蒸着により行つている
。しかし、SiO2低温スパッタでは、レジスト側面へ
のSiO2の付き廻りがあつて、レジストリフトオフが
難しく、またSi0低温蒸着では密着力に不安があつた
さらに、有機レジストリフトオフ後に再び絶縁層を形成
する工程を必要とする欠点があつた。この発明は、上記
従来の欠点を除去するためになされたもので、有機レジ
ストを用いたリフトオフ法ではなく、導体金属を使用し
たリフトオフ法を採用し、工程数の減少化および信頼性
の向上を期することのできるプレナ型磁気バルブ素子オ
ーバレイの製造方法を提供することを目的とする。
以下、この発明のプレナ型磁気バブル素子オーバレイの
製造方法の実施例について図面に基づき説明する。第1
図ないし第1図はその一実施例を説明するためのプレナ
型磁気バルブ素子の平面化のための製造工程を示す図で
ある。まず、第1図に示すように、洗浄したウェハ1上
にスパッタによりSiO22を約1.4μ厚さに形成す
る。このSiO22の膜厚がパーマロイ転送パターンと
ウェハ1の表面との最終的な間隔である。次に、有機レ
ジストをマスクとして第2図のように、導体パターン配
置部2a0)SiO22を反応性スパツタエツチング(
エツ千アンドCF4+H2ガス圧力3X10−2t0r
r、電力密度0.3W/Clll)で、0.8μの深さ
にエツチングする。
このとき、SiO,エツチング断面はウエハ1の表面に
ほとんど垂直となる。
次いで、第3図に示す工程に移行し、上記有機レジスト
を剥離し、しかる後に、導体金属としてAl−Cu3を
約0.4μの厚さでSiO22の表面全体に真空蒸着す
る。
この蒸着時における基板加熱温度は150℃程度である
。さらに、第4図に示すように、SiO4をAl−Cu
3の表面全体に同一真空内で0.5μ蒸着する(このと
きも、蒸着時の基板加熱温度は150℃程度とする)。
次に、導体パターン配置部2a以外のAl−Cu3を塩
酸対水の割合を1対1でスプレーエツチングすると同時
に、その上部に付着させたSiO4の膜を第5図に示す
ごとくに除去する。
以上の工程により、SiO4によつて導体パターン配置
部2aにおけるA2−0u3が絶縁される。
しかも、SiO4とSiO22の表面はほとんど段差の
ない平面となる。しかる後に、パーマロイ膜5を第6図
に示すように、0.4μスパツタ法で形成する。さらに
、フオトエツチング技術によりパターン化し、しかる後
に保護膜として、第7図に示すようにSiO26の膜を
0.5μの厚さで全面にスパツタ法で形成する。
以上詳述したように、この発明のプレナ型磁気バブル素
子オーバレイの製造方法によれば、ウエハ上にその保護
膜としてのSiO,を形成し、このSiO2をその上面
の有機レジストをマスクとして反応性スパツタエツチン
グで所定の深さにエツチングして導体パターン配置部を
形成した後SiO2の表面全体に導体金属を蒸着し、こ
の導体金属の表面全体にSiOを蒸着した後に導体パタ
ーン配置部以外の導体金属と、その上部に形成されたS
iOを選択的に除去して、残されたSiOとSiO2の
上面に段差をなくして平面化を行い、このSiOとSi
O,上にパーマロイパターンを形成するようにしたので
、リフトオフ終了時点に、すでに導体金属上に絶縁層が
形成されることになり、リフトオフ後の絶縁層を形成す
る工程が省ける。
これにともない、最も工数の少ない非平面化プロセスに
比しても導体金属除去工程が増すのみであり、導体金属
上の絶縁層形成を特に低温で行う必要がなくなる。
また、この発明の方法は、始めに保護膜に導体パターン
配置部(溝)を形成し、その壽に導体を埋め込むという
方法により、他の平坦化技術に比較して大幅に工程が簡
単になる。さらに、この発明の方法は、従平の磁気バブ
ル素子形成やIC製造に用いられている信頼性の高い材
料を使用して磁気バブル素子のオーバレイ構造を製造で
きる。また、導体金属および絶縁層を同一真空内に形成
できるため、金属、絶縁層間の密着性にすぐれた膜の形
成が可能となるとともに、作業時間の短縮が可能な信頼
性の高い回路パタ一を形成できるなどのすぐれた効果を
奏するものである。
【図面の簡単な説明】
第1図ないし第7図はそれぞれこの発明のプレナ型磁気
バブル素子オーバレイの製造方法の一実施例を説明する
ための工程図である。 1・・・・・・ウエハ 2・・・・・・SiO2,2a
・・・・・・導体パターン配置部、3・・・・・・Al
−Cul4・・・・・・SiO、6・・・・・・SiO
,、5・・・・・・パーマロイ膜。

Claims (1)

    【特許請求の範囲】
  1. 1 ウェハ上にSiO_2の保護膜を形成し、この保護
    膜をその上面の有機レジストをマスクとして反応性スパ
    ッタエッチングで所定の深さにエッチングして導体パタ
    ーン配置部を形成した後に上記保護膜の表面全体に導体
    金属を蒸着し、この導体金属の表面全体にSiOを設け
    た後に上記導体パターン配置部以外の導体金属と、その
    上部に形成されたSiOを選択的に除去して、残された
    SiOと上記保護膜の上面との平面化を行い、このSi
    Oと保護膜上にパーマロイパターンを形成することを特
    徴とするプレナ型磁気バブル素子オーバレイの製造方法
JP4969179A 1979-04-24 1979-04-24 プレナ型磁気バブル素子オ−バレイの製造方法 Expired JPS599111B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4969179A JPS599111B2 (ja) 1979-04-24 1979-04-24 プレナ型磁気バブル素子オ−バレイの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4969179A JPS599111B2 (ja) 1979-04-24 1979-04-24 プレナ型磁気バブル素子オ−バレイの製造方法

Publications (2)

Publication Number Publication Date
JPS55142480A JPS55142480A (en) 1980-11-07
JPS599111B2 true JPS599111B2 (ja) 1984-02-29

Family

ID=12838199

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4969179A Expired JPS599111B2 (ja) 1979-04-24 1979-04-24 プレナ型磁気バブル素子オ−バレイの製造方法

Country Status (1)

Country Link
JP (1) JPS599111B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074192A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd バブルメモリ作成方法

Also Published As

Publication number Publication date
JPS55142480A (en) 1980-11-07

Similar Documents

Publication Publication Date Title
US4007103A (en) Planarizing insulative layers by resputtering
KR0147976B1 (ko) 박막 헤드의 패턴 평탄화 방법
JP3715480B2 (ja) 半導体装置の素子分離膜形成方法
KR0140646B1 (ko) 반도체장치의 제조방법
JPS599111B2 (ja) プレナ型磁気バブル素子オ−バレイの製造方法
JPH10223759A (ja) 半導体装置の多層配線形成方法
KR950006343B1 (ko) 반도체 장치의 제조방법
JP2000195867A (ja) 象嵌技法を利用した微細金属パタ―ン形成方法
JP2716156B2 (ja) 半導体装置の製造方法
JP3323264B2 (ja) 半導体装置の製造方法
JPH0330992B2 (ja)
JPS59148350A (ja) 半導体装置の製造方法
JPS63271958A (ja) 多層配線形成方法
KR0157893B1 (ko) 반도체 소자 제조방법
JPH0620230A (ja) 薄膜磁気ヘッドおよびその製法
US4979012A (en) Semiconductor device with bonding pad contacts
JPH0334675B2 (ja)
KR100217907B1 (ko) 반도체 소자의 층간 절연막 형성 방법
JPS59926A (ja) アルミニウム膜の選択エツチング法
KR100372817B1 (ko) 반도체 소자의 금속 배선 콘택 방법
KR0126102B1 (ko) 반도체 소자의 금속막간 절연 방법
JPS5895839A (ja) 半導体装置の製造方法
JPS5821310A (ja) プレ−ナ型磁気バブル素子の製造法
JPS61220334A (ja) 半導体装置の製造方法
JPS60226160A (ja) 薄膜抵抗装置の製造方法