JPS6074192A - バブルメモリ作成方法 - Google Patents
バブルメモリ作成方法Info
- Publication number
- JPS6074192A JPS6074192A JP58181979A JP18197983A JPS6074192A JP S6074192 A JPS6074192 A JP S6074192A JP 58181979 A JP58181979 A JP 58181979A JP 18197983 A JP18197983 A JP 18197983A JP S6074192 A JPS6074192 A JP S6074192A
- Authority
- JP
- Japan
- Prior art keywords
- spacer
- resin
- minor loop
- photoresist
- bubble memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１，１発明の技術分野
本発明はバフルメモリ作成方法、酢、シ＜は？１シ小バ
ブルを用いる高密度容量バブルメモリの作成方法に関す
る。
ブルを用いる高密度容量バブルメモリの作成方法に関す
る。
（２）技術の背景
本出願人は第１図に模式的に示すループ構成のバブルメ
モリを開発したものであり、同図において、１はバブル
発生器、２はＰ（、込の用メジャーライン、３は続出し
用のメジャーライン、４はマイナーループを示し、かか
る構成はＩｃｍ角のチップ（バブルメモリデツプ）に形
成される。
モリを開発したものであり、同図において、１はバブル
発生器、２はＰ（、込の用メジャーライン、３は続出し
用のメジャーライン、４はマイナーループを示し、かか
る構成はＩｃｍ角のチップ（バブルメモリデツプ）に形
成される。
バブルをバブル発生器１から摺込の、情報がメジャーラ
イン２」二にそろったとき符腎５で示ず位置にある書込
めゲートから電流を流してｎｉｊ記情ｆｕをマイナール
ープ４に移ず。デツプには回転磁界がかりられているの
でバブルＬ、Ｌマイナーループ４内に移り、このバフル
がＩ’ｉ’ｆ 報をもっているので、マ・イナーループ
は情報を記憶−４゛るものである。
イン２」二にそろったとき符腎５で示ず位置にある書込
めゲートから電流を流してｎｉｊ記情ｆｕをマイナール
ープ４に移ず。デツプには回転磁界がかりられているの
でバブルＬ、Ｌマイナーループ４内に移り、このバフル
がＩ’ｉ’ｆ 報をもっているので、マ・イナーループ
は情報を記憶−４゛るものである。
続出しに１際してはＱ３： １４６で示４−（↑１り分
に位置する読出し’Ｊ’−ｔ−にｓ（１＠を流しバブル
検出器７で情（・トを＃ｒｅの出す。
に位置する読出し’Ｊ’−ｔ−にｓ（１＠を流しバブル
検出器７で情（・トを＃ｒｅの出す。
＋ｊｉ＋記したハフルノモリチノフ１１第２図の不出１
９ｆｉ人が開発したバブルメモリパッケージの一部切欠
した分解斜視図に示され、同図において、１１はバブル
メモリデツプ、１２は×：１イル、ｌ：（Ｌ；ｌ：Ｙ二
１イル、ｉ４＋ｐプレーン、１５はシールドケース、１
６はバイアスマグネット、１７はフェライトｑ−りを示
ず。ｘＹコイルは駆ＨｕＪコイルであり、９０膜位相差
の電流を流し前記した回転磁界を作る。
９ｆｉ人が開発したバブルメモリパッケージの一部切欠
した分解斜視図に示され、同図において、１１はバブル
メモリデツプ、１２は×：１イル、ｌ：（Ｌ；ｌ：Ｙ二
１イル、ｉ４＋ｐプレーン、１５はシールドケース、１
６はバイアスマグネット、１７はフェライトｑ−りを示
ず。ｘＹコイルは駆ＨｕＪコイルであり、９０膜位相差
の電流を流し前記した回転磁界を作る。
第３図はバブルメモリチップ上に多数並んで設ｉＪられ
るパターンの１つを拡大して示し、同図と次の第４図に
おいて既に図示した部分と同しく（１４分は同一符号を
付して表示するとし、８はパーマロイパターン、９はコ
ンダクタパターンを示す。ケート部分５はパーマロイパ
ターン８とコンダクタパターン９との２層構造、マイナ
ーループ４部分は１層構造となっている。
るパターンの１つを拡大して示し、同図と次の第４図に
おいて既に図示した部分と同しく（１４分は同一符号を
付して表示するとし、８はパーマロイパターン、９はコ
ンダクタパターンを示す。ケート部分５はパーマロイパ
ターン８とコンダクタパターン９との２層構造、マイナ
ーループ４部分は１層構造となっている。
第４図は本出願人の開発した２５６ Ｋｂ （キロピノ
日容量のバブルメモリチップにおける前記した２層構造
の断面図であり、ガドリウム・ガリウム・ガーネット（
ＧＧＧ）基板の上に液相成長（Ｌｌ”＋４）によって成
長した磁性ガーネット結晶２０の上の絶縁１１ｆｆｉ
（５ｉＯ２１１Ｒ’） ２１の上に 八Ｅ−Ｃｕのコン
ダクタパターン９が形成され、その−ヒにはパーマロイ
（Ｎｉｃｅ）パターン８が設けられている。図におい
て２２は ＳｉＯ膜、２３．２４は ５１０２股を示す
。
日容量のバブルメモリチップにおける前記した２層構造
の断面図であり、ガドリウム・ガリウム・ガーネット（
ＧＧＧ）基板の上に液相成長（Ｌｌ”＋４）によって成
長した磁性ガーネット結晶２０の上の絶縁１１ｆｆｉ
（５ｉＯ２１１Ｒ’） ２１の上に 八Ｅ−Ｃｕのコン
ダクタパターン９が形成され、その−ヒにはパーマロイ
（Ｎｉｃｅ）パターン８が設けられている。図におい
て２２は ＳｉＯ膜、２３．２４は ５１０２股を示す
。
本出願人は史にｌチップ当りｌ Ｍｂ （メガビット）
の容量のバブルメモリを開発したが、それは第５図の断
面図に示される樹ｊ指プレナーブに１セスによって可能
とされた。なお第５図において、３０はＧＧＧ、ｊｉ根
板上Ｌ Ｉ’ ［４によって成１こした耐性ガーネット
結晶、３１は ＳｉＯ２映、３２４；ｌへ／−Ｃｕのコ
ンダクタパターン、３３はパーマロイパターン、３４と
３５は樹脂層（Ｐｏｌｙ Ｌａｄｄｅｒ Ｏｒｇａｎｏ
５ｉｌｏｘａｎｅ 、ＰＬＯ５Ｉ製）、３６はＣｒ３
０３膜を示す。樹脂プレナープロセスの利点は、第４図
を参照すると、段差の急な５ｉ０２ＩＫ’２３の」二に
成長したパーマロイパターン８においては○印の位置に
おける段差か急なために移動することなく図示の位置に
止るに幻し、それ自体段差なくゆるやかな表面をもつよ
う■布されうる１１ＬＯ５ＪＭ３４の七に形成されたパ
ーマロイパターン３３は段差がなだらかに形成され、前
記したバブルの停ｄ（シが発生しないことである。
の容量のバブルメモリを開発したが、それは第５図の断
面図に示される樹ｊ指プレナーブに１セスによって可能
とされた。なお第５図において、３０はＧＧＧ、ｊｉ根
板上Ｌ Ｉ’ ［４によって成１こした耐性ガーネット
結晶、３１は ＳｉＯ２映、３２４；ｌへ／−Ｃｕのコ
ンダクタパターン、３３はパーマロイパターン、３４と
３５は樹脂層（Ｐｏｌｙ Ｌａｄｄｅｒ Ｏｒｇａｎｏ
５ｉｌｏｘａｎｅ 、ＰＬＯ５Ｉ製）、３６はＣｒ３
０３膜を示す。樹脂プレナープロセスの利点は、第４図
を参照すると、段差の急な５ｉ０２ＩＫ’２３の」二に
成長したパーマロイパターン８においては○印の位置に
おける段差か急なために移動することなく図示の位置に
止るに幻し、それ自体段差なくゆるやかな表面をもつよ
う■布されうる１１ＬＯ５ＪＭ３４の七に形成されたパ
ーマロイパターン３３は段差がなだらかに形成され、前
記したバブルの停ｄ（シが発生しないことである。
（３）従来技術と問題点
本出願人は更に面密度秤量（４ＭヒソＩ・／ −Ｊ−７
ブ以上）のバブルメモリの！１１！ｌ造に１−９いても
樹脂ブレチー法を用いるが、従来と異なる点（Ｊマイナ
ーループ部のスペーサー（耐性ガーネット結晶とパーマ
ロイパターンとの間隔）を薄くするデュアル・スパー９
＝一方式を用いることである。スペーサーを薄くする理
由はパーマロイパターンサイスが小さくなることによる
駆動力の低下を防くためである。
ブ以上）のバブルメモリの！１１！ｌ造に１−９いても
樹脂ブレチー法を用いるが、従来と異なる点（Ｊマイナ
ーループ部のスペーサー（耐性ガーネット結晶とパーマ
ロイパターンとの間隔）を薄くするデュアル・スパー９
＝一方式を用いることである。スペーサーを薄くする理
由はパーマロイパターンサイスが小さくなることによる
駆動力の低下を防くためである。
デュアル・スペーサ一方式によるチップ作成工程を第６
図に示す。先ず、磁性ガーネット結晶４０上にＳｉＯ２
をスパックしてＳｉＯ２膜４１全４１０人の膜厚に形成
し、続いて導体パターン材料の八ｌ！ −Ｃｕを蒸着し
て３４００人の膜厚のＡＩ −Ｃｕ １Ｍ４２を形成し
、フメトレジストをスピンコードし、フメトマスクを通
して露光し、現像して７ （１００人の膜厚のレソスト
パターン４３を得る（同１ｇｌ （ａｌ ）。
図に示す。先ず、磁性ガーネット結晶４０上にＳｉＯ２
をスパックしてＳｉＯ２膜４１全４１０人の膜厚に形成
し、続いて導体パターン材料の八ｌ！ −Ｃｕを蒸着し
て３４００人の膜厚のＡＩ −Ｃｕ １Ｍ４２を形成し
、フメトレジストをスピンコードし、フメトマスクを通
して露光し、現像して７ （１００人の膜厚のレソスト
パターン４３を得る（同１ｇｌ （ａｌ ）。
次に、このレタストパターン４３をマスクにして／Ｉｎ
−Ｃｕをエツチングしてコンダクタパターン４２を形成
し、フメトレジスＩ・を剥離後、スパー９−−となる樹
脂（ＰＬＯ３）を２０００人の厚さに塗布してＰシＯ８
１盲４４を形成する（同図（ｂ））。
−Ｃｕをエツチングしてコンダクタパターン４２を形成
し、フメトレジスＩ・を剥離後、スパー９−−となる樹
脂（ＰＬＯ３）を２０００人の厚さに塗布してＰシＯ８
１盲４４を形成する（同図（ｂ））。
次に、新たなフメトレジストバクーン４５ヲマスクにし
てマイナーループ形成＜Ｈｐ Ｍの円、ＯＳとＳ】０２
をコー、チングする（同図（Ｃ））。
てマイナーループ形成＜Ｈｐ Ｍの円、ＯＳとＳ】０２
をコー、チングする（同図（Ｃ））。
フメトレジストを剥＆１１シた後、 ＳｉＯ２をス／り
。
。
りしてスペーサーとなる１５００人の１１灸厚の５ｉＯ
２１１’Ｘ’４６を形成する（同図（ｄ））。
２１１’Ｘ’４６を形成する（同図（ｄ））。
パーマロイ・パターンを形成し３０００ＡのＩＩＷ厚の
ケート部４７ａとマイナーループＢ１＋４７ｂを作り、
樹脂（ＰＬＯ５）で１ｐｍの膜ｊ９−のｉ３＜ ８ｉ膜
４８を作る（同図（ｅ））。
ケート部４７ａとマイナーループＢ１＋４７ｂを作り、
樹脂（ＰＬＯ５）で１ｐｍの膜ｊ９−のｉ３＜ ８ｉ膜
４８を作る（同図（ｅ））。
テ゛ユアル・スペーサ一方式のノ＼フルメモリチップは
以」−のように作られるが、第（１図（ｅｌから；））
７１□るように、ケート部４７ａ（導体ツマターン４２
−１−）のスペーサーがｊ￥くなりすぎ、この部分の伝
播の最低駆動磁界が高くなるという問題かあった。また
、このスペーサーを薄くするため４＾ｊ脂のＩＩ！：ｉ
ｉ ｌゾを薄くすると、導体パターン部の段、７１１（
の力）＜ Ｌｚ ７ジが悪くなる。
以」−のように作られるが、第（１図（ｅｌから；））
７１□るように、ケート部４７ａ（導体ツマターン４２
−１−）のスペーサーがｊ￥くなりすぎ、この部分の伝
播の最低駆動磁界が高くなるという問題かあった。また
、このスペーサーを薄くするため４＾ｊ脂のＩＩ！：ｉ
ｉ ｌゾを薄くすると、導体パターン部の段、７１１（
の力）＜ Ｌｚ ７ジが悪くなる。
更に第７図の線図に示すように伝播マーノンが劣化する
。同図において横軸は樹脂の膜厚を人Ｃ１またｔａ軸は
バイアス・マージン幅（ＯＣ）を表し、曲線Δは駆動磁
界を６５０ｅとし、４０００人の厚さの導体パターンを
カバーする樹脂の膜厚に対するノ＼イアス・マージン幅
の実験値変化を表す。
。同図において横軸は樹脂の膜厚を人Ｃ１またｔａ軸は
バイアス・マージン幅（ＯＣ）を表し、曲線Δは駆動磁
界を６５０ｅとし、４０００人の厚さの導体パターンを
カバーする樹脂の膜厚に対するノ＼イアス・マージン幅
の実験値変化を表す。
このようにデュアル・スペーサ一方式のチップを従来の
方法で作るとメジャーライン部に関して問題が残されて
いた。
方法で作るとメジャーライン部に関して問題が残されて
いた。
（４）発明の目的
本発明は」１記従来の問題に鑑み、デュアル・スペーサ
一方式のハブルメモリチソプの作成において、ゲート部
のスペーサーが厚くならないようにし、このｇｌＨ分の
伝播特性が改善されたものの製造方法を提供することを
目的とする。
一方式のハブルメモリチソプの作成において、ゲート部
のスペーサーが厚くならないようにし、このｇｌＨ分の
伝播特性が改善されたものの製造方法を提供することを
目的とする。
（５）発明の構成
そしてこの目的は本発明によれは、マイナーループ部の
みスペーサーを薄くするデコーアル・スペーサ一方式の
バブルメモリの作成において、マイナーループｊｆ３の
スペーサーをエツチングで除去した後に前記エツチング
においてマスクとしたフメトレジスＩ−を残したまま絶
縁膜を全面に形成し、前記フォトレノスト上の絶縁膜を
リフト・オフで取り除くことを特徴とするバブルメモリ
作成力法を提供することによっ゛ζ達成される。
みスペーサーを薄くするデコーアル・スペーサ一方式の
バブルメモリの作成において、マイナーループｊｆ３の
スペーサーをエツチングで除去した後に前記エツチング
においてマスクとしたフメトレジスＩ−を残したまま絶
縁膜を全面に形成し、前記フォトレノスト上の絶縁膜を
リフト・オフで取り除くことを特徴とするバブルメモリ
作成力法を提供することによっ゛ζ達成される。
（６）発明の実施例
以下本実施例を図面によって静置する。
本願の発明者らは、マイナーループ１Ｈの伝播１、ｌｊ
性を良くするためこの部分のめスペーサーを薄くするデ
ュアル・スペーサ一方式でケート部のレジスト」二の絶
縁膜（例えばＳ ｉ ０１Ｆｆ！ ）をリフト・オフで
取り除き、ケートｇＨのスペーサーが厚くならないよう
にしてメジャーライン部の伝播特性を良くすることを考
えた。
性を良くするためこの部分のめスペーサーを薄くするデ
ュアル・スペーサ一方式でケート部のレジスト」二の絶
縁膜（例えばＳ ｉ ０１Ｆｆ！ ）をリフト・オフで
取り除き、ケートｇＨのスペーサーが厚くならないよう
にしてメジャーライン部の伝播特性を良くすることを考
えた。
第８図に本発明の方法を実施する工程におりるハブルメ
Ｅ ＩＪ要部が断面図で示されるが、導体パターンを樹
脂で平坦化し、フオｌ−レジストをマスクにしてマイナ
ーループ形成部の樹脂等を工、チングする工程までは従
来と同しであり（第６図ｔＣ＋までの工程）、これを第
８図ｆａｔに示す。第８１２しこむいて第６図に図示し
た部分と同しｊｉｉう）は同一１３号を伺して表示する
。
Ｅ ＩＪ要部が断面図で示されるが、導体パターンを樹
脂で平坦化し、フオｌ−レジストをマスクにしてマイナ
ーループ形成部の樹脂等を工、チングする工程までは従
来と同しであり（第６図ｔＣ＋までの工程）、これを第
８図ｆａｔに示す。第８１２しこむいて第６図に図示し
た部分と同しｊｉｉう）は同一１３号を伺して表示する
。
上記従来と同し」１程の後に、室４１にで絶縁膜となる
Ｓｉ０４９を蒸着しく同図＋ｂｌ）、アセトン中Ｇこ漫
ずごとによりレジスト４５」二のＳｉ０４９をレジスト
とともに取り除（（リフＩ・・オフ）（同図（Ｃ））。
Ｓｉ０４９を蒸着しく同図＋ｂｌ）、アセトン中Ｇこ漫
ずごとによりレジスト４５」二のＳｉ０４９をレジスト
とともに取り除（（リフＩ・・オフ）（同図（Ｃ））。
この後、従来工程と同様にして所望の）＜−７１コイ・
パターン４７ａ、 ４７ｂを形成し、樹脂（ＩＩＬＯ５
）−ご保護膜４８を作る（同図（ｄ））。
パターン４７ａ、 ４７ｂを形成し、樹脂（ＩＩＬＯ５
）−ご保護膜４８を作る（同図（ｄ））。
以上に説明した実施例によれば、マイナーＢ／ −ブ部
だけでなくメジャーループ部（ゲー臼ｆｌｌ ）のスペ
ーリー−も薄（できるので、メジャーループの伝播も改
善される。また、従来よりも樹脂をｊ７くできるの一纏
段差部カノ＼し・ノジか良くなり特性が改善される。
だけでなくメジャーループ部（ゲー臼ｆｌｌ ）のスペ
ーリー−も薄（できるので、メジャーループの伝播も改
善される。また、従来よりも樹脂をｊ７くできるの一纏
段差部カノ＼し・ノジか良くなり特性が改善される。
絶縁膜をＳｉＯの代りにスパッタ Ｓｉ（１２とするこ
ともできる。しかしこの場合、フメＩーレソソ、１・を
耐熱性のあるネガタイプにして、リフト メフイ）ジク
ロルヘンセン等の強力な剥３１１液中でｈわ１．； Ｉ
＝ｊればならない。
ともできる。しかしこの場合、フメＩーレソソ、１・を
耐熱性のあるネガタイプにして、リフト メフイ）ジク
ロルヘンセン等の強力な剥３１１液中でｈわ１．； Ｉ
＝ｊればならない。
（７）発明の効゛果
以上詳細に説明した如く本発明によれば、マイナー１４
１３だけでなくメジャ一部のスペーサーを薄くできるの
で両部会ともに伝播特性が改善された高密度容量バブル
メモリの作成が＋ｖＪ能となる。
１３だけでなくメジャ一部のスペーサーを薄くできるの
で両部会ともに伝播特性が改善された高密度容量バブル
メモリの作成が＋ｖＪ能となる。
第１図はバフルメモリのループ構成を模式的に示す図、
第２図ばバフルメモリパッケージの一ｊｉｌ（切欠した
分解斜視図、第３図はバフルメモリパターンの平面図、
第４図と第５図はバブルメモリの２層構造部分の断面図
、第６図は第５図の２層構造を作る工程におＬＪる同構
造要ｇＨの断面図、第７図はバブルメモリにおりる樹脂
１１ｆｆ Ｉ￥と）＼イアスマーシン幅の関係を示す線
図、第８図は本発明の力ｄ、を実施する工程におりるノ
＼フルメ七りの２層構造要部のｔｌｊｉ ｉＴｉｉ図で
ある。 ４０ 磁性ガーイノト結晶、４１Ｓｉ０２ ＩＩ東、４
２ コンダクタ・パターン、４：（ レジストパターン
、４４− Ｐ２Ｏ３層、４５ レジストパターン、４（
ｉ−Ｓｉ０２１１史、４７，１ リ−−１・ｉ（１；、
４７ｂ−マイナーループ部、４８−円、ｆＩｓＩ製（保
護膜） 、４９− Ｓｉ０２膜 第１図 ２ 泡２１・１ 第３図 第６図 第６１′４ ４２ ４’／ｂ４７ｂ ４７ｂ ４ｚ 第７図 相部り膜厚 （人）
第２図ばバフルメモリパッケージの一ｊｉｌ（切欠した
分解斜視図、第３図はバフルメモリパターンの平面図、
第４図と第５図はバブルメモリの２層構造部分の断面図
、第６図は第５図の２層構造を作る工程におＬＪる同構
造要ｇＨの断面図、第７図はバブルメモリにおりる樹脂
１１ｆｆ Ｉ￥と）＼イアスマーシン幅の関係を示す線
図、第８図は本発明の力ｄ、を実施する工程におりるノ
＼フルメ七りの２層構造要部のｔｌｊｉ ｉＴｉｉ図で
ある。 ４０ 磁性ガーイノト結晶、４１Ｓｉ０２ ＩＩ東、４
２ コンダクタ・パターン、４：（ レジストパターン
、４４− Ｐ２Ｏ３層、４５ レジストパターン、４（
ｉ−Ｓｉ０２１１史、４７，１ リ−−１・ｉ（１；、
４７ｂ−マイナーループ部、４８−円、ｆＩｓＩ製（保
護膜） 、４９− Ｓｉ０２膜 第１図 ２ 泡２１・１ 第３図 第６図 第６１′４ ４２ ４’／ｂ４７ｂ ４７ｂ ４ｚ 第７図 相部り膜厚 （人）
Claims (1)
- マイナーループ部のみスペーサーを薄くするデュアル
スペーサ一方式のバブルメモリの作成において、マイナ
ーループ部のスペーサーをエツチングで除去した後に前
記エツチングにおいてマスクとしたフメトレシスＩ・を
残したまま絶縁膜を全面に形成し、前記フメトレジスト
］二の絶縁１模をリフＩ・・オフで取り除くことを特徴
とするバフルメモリ作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181979A JPS6074192A (ja) | 1983-09-30 | 1983-09-30 | バブルメモリ作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181979A JPS6074192A (ja) | 1983-09-30 | 1983-09-30 | バブルメモリ作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074192A true JPS6074192A (ja) | 1985-04-26 |
Family
ID=16110199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181979A Pending JPS6074192A (ja) | 1983-09-30 | 1983-09-30 | バブルメモリ作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074192A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484932A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Forming method of multi-layer construction |
| JPS54134937A (en) * | 1978-04-13 | 1979-10-19 | Fujitsu Ltd | Manufacture of magnetic bubble chip |
| JPS5525808A (en) * | 1978-08-09 | 1980-02-23 | Hitachi Ltd | Manufacture of magnetic bubble element |
| JPS55108989A (en) * | 1979-02-14 | 1980-08-21 | Nec Corp | Production of magnetic detector |
| JPS55142480A (en) * | 1979-04-24 | 1980-11-07 | Oki Electric Ind Co Ltd | Manufacture for planer type magnetic bubble element overlay |
| JPS56148784A (en) * | 1980-04-22 | 1981-11-18 | Fujitsu Ltd | Magnetic bubble storage element |
-
1983
- 1983-09-30 JP JP58181979A patent/JPS6074192A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484932A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Forming method of multi-layer construction |
| JPS54134937A (en) * | 1978-04-13 | 1979-10-19 | Fujitsu Ltd | Manufacture of magnetic bubble chip |
| JPS5525808A (en) * | 1978-08-09 | 1980-02-23 | Hitachi Ltd | Manufacture of magnetic bubble element |
| JPS55108989A (en) * | 1979-02-14 | 1980-08-21 | Nec Corp | Production of magnetic detector |
| JPS55142480A (en) * | 1979-04-24 | 1980-11-07 | Oki Electric Ind Co Ltd | Manufacture for planer type magnetic bubble element overlay |
| JPS56148784A (en) * | 1980-04-22 | 1981-11-18 | Fujitsu Ltd | Magnetic bubble storage element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH038004B2 (ja) | ||
| US4464459A (en) | Method of forming a pattern of metal elements | |
| US4351698A (en) | Variable sloped etching of thin film heads | |
| JPS58108017A (ja) | 薄膜磁気ヘツド | |
| JPS5812671B2 (ja) | 多層構造の形成方法 | |
| JP2649209B2 (ja) | 薄膜磁気ヘッドの製造方法 | |
| JPS6136697B2 (ja) | ||
| JPH0644526A (ja) | 薄膜磁気ヘッドの製造方法 | |
| JP2731201B2 (ja) | 薄膜磁気ヘッド | |
| JP2703760B2 (ja) | 導電体パターンの形成方法 | |
| JPS62170011A (ja) | 薄膜磁気ヘツドの製造方法 | |
| JPS62149135A (ja) | パタ−ン形成方法 | |
| JPH04281205A (ja) | エッチング方法 | |
| JPS59112485A (ja) | 磁気バブルメモリ作成法 | |
| JPS6246967B2 (ja) | ||
| JPS5913103B2 (ja) | 磁気バブルメモリ素子 | |
| JPS5965920A (ja) | 薄膜磁気ヘツドの製造方法 | |
| JPH0370848B2 (ja) | ||
| JPH0582649B2 (ja) | ||
| JPS6066312A (ja) | 薄膜ヘッドの製造方法 | |
| JPH0481805B2 (ja) | ||
| JPS6035394A (ja) | バブルメモリ素子の製造方法 | |
| JPH097115A (ja) | 薄膜磁気ヘッドの製作方法 | |
| JPH04195711A (ja) | 薄膜磁気ヘッド | |
| JPH0721517A (ja) | 薄膜磁気ヘッド |