JPS5991377A - 集積回路用直流試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は集積回路（ＩＣ）用１１流試喉装置に係り、特
に供試ＩＣの直流試験出力が安定した時点を検出して測
定を行なう測定部に関する。。

〔発明の技術的背景」 ＩＣ，たとえば相補的ＭＯ８−ＦＥＴ　（絶縁ゲート形
電界効果トランジスタ）を用いた０ＭＯ８−ＩＣの直流
試験に際して、従来は供試ＩＣの所定点（端子あるいは
ピン）に直流試省回１洛を所定試験時間（第１図Ｔ参照
）だけ接続して所定の電圧または電流を印加している。

そして、この印加時から所定の安定時間（第１図Ｔｓ参
照）後に供試ＩＣの所定点（端子あるいはピン）からの
直流試験出力を測定するために、Ａ／Ｄ変］１０スター
トノ母ルスをＡ／Ｄ変換器に供給し、このＡ／Ｄ変換器
により前記直流試験出力をＡ／Ｄ変換させている。この
場合、上記安定時間Ｔｓは、試験時間Ｔより小さいこと
は勿論であるが、供試ＩＣの特注のばらつきを考慮して
試験時間Ｔ内でｉｉＪ及的に大きな値にプラグラムによ
り設定されている。第２図は、供試ＩＣであるサンプル
Ａ、Ｈの直流試、１横出力が安定するまでの時間のばら
つきの一例を示している。

〔背騎技術の問題点〕

然るに、第２図からも明らかなように、供試ＩＣによっ
てはプログラム設定された安定時間Ｔａに比べてかなり
早い時間に直流試験出力が安定し、その測定が可能であ
るにも拘らず、安定時間Ｔｓが経過するまで測定が行な
われない。

したがって、試験時間に無駄が生じており、一般に高価
な試験装置の稼動率が必らずしも十分高くはないという
欠点があった。

〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、供紙ＩＣ
の皓流試験毎に直（ｉｆｆ、試験出力が安定した時点で
測定でき、試験時間の短妬化および試験効率（稼動率）
の向上を図り得る集積回路用直流試験製置を提供するも
のである。

〔発明の概要Ｊ 即ち、本発明は、供試ＩＣに試験入力として所定の直流
管圧あるいは直流電流を印加し、この供試ＩＣの直流試
験出力をＡ／Ｄ変換し、この変換出力の良否を判定する
ＩＣ用ｔｉｔ　ｂｉ試１倹装置において、上記変換出力
を所定単位時間毎に検出し前回の検出値と今回の検出値
との間の変ＩＩＩＪｌ値を検出する変動値検出手段と、
この手段による検出変切値が所定範囲内にあるか否かを
判定して前記直流試験出力が安定した時点を判定する安
定時間判定手段と、この手段による判定出力および前記
変換出力に対する良（・ぐス）判゛・ｉ、′出力がそれ
ぞれ有るか否かを前記変・Ｊｊ値検出後毎に検出する良
否検出手段と、この手段による良否検出出力を表示する
良否表示半没と、前管己供試ＩＣの直流試験開始から所
定試験時間が経過することによっであるいは上記試１暎
時間の、壱過前に前記良否検出手段から良（パス）検出
出力が与えられることによって上記１ｍ’　？＋ｆｔ、
試・倹を終了させる１０す御手没とを具備することを精
成とするものである。

このため、直流試験毎に供試■ｃがらの直流試験出力が
安定した時点で直流試験出方の良否判定結果を横出し、
良判定結果の検出に−よって当該試験を終了させること
ができるので、試験時間の短縮が可能になり、試験装置
の効率が同上する。

〔発明の実施例Ｊ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第３図は、ＩＣ用直流試試験置の基本的な構成を示すも
のであり、１は供試ＩＣ，、？はソケットを介して上記
供試ＩＣＪのビンを選択するりレーマトリクス、３は試
験装置の全２体的な制１Ｉｌｌ（試験条件の設定、試験
の開始および終了など）を行なうシステム制御部、４は
供試ＩＣＩのテストプログラムを記憶しているテストプ
ログラムメモリ、５は上記テストプログラムメモリ４の
テストプログラムにしたがってシステム制御部３により
制御され、前記リレーマトリクス２を介して供試ＩＣＪ
に直流試験入力を印加するためのプログラム電源、６は
前記テストプログラムにしたがってシステム開側１部３
により制御され、リレーマトリクス２を重圧測定系統（
試験入力として電圧を印加するための測定系統）または
電流測定系統（試験入力として電流を印加する測定系統
）に切り換えたり、リレーマトリクス２を経た直流試験
出力の測定レンジを切り換えるための切換部である。７
は試験開始後に上記切携部６を経た直流試験出力が安定
した時点で上記直流試験出力の良否判定を行なう測定部
である。８は上記測定部７の測定値を表示するためのデ
ータ表示部、９は上記測定部７の良否判定出力を表示す
るためのノ４ス（良）／フェイル（不良）表示部である
。なオ、１０はシステム制御部３を制御操作するための
コントロールパネル、１１はシステムｆｌｆｌｌ　鍔部
３により外部ハンドラーまたはプローバーをｎｔｌｌ　
ｈｍするために必要なプローバー／ハンドラーインター
フェースである。

そして、本発明においては、前記測定部７はたとえば第
４図に示すように構成されている。

即ち、４ノは前記切換部６を経て入力する直流試験出力
をＡ／Ｄ変換するＡ／Ｄ変換器であり、これはＡ／Ｄス
タート信号入力によってＡ／Ｄ変換を開始し、Ａ／Ｄ液
換動作状態を表わすステータス信号を出力する。４２は
上記Ａ　／　Ｄ変換器４１の出力がパスライン４３を通
じて人力し、この入力値が直流出力制限値内の所定値か
否かを判定し、所定値であると判定したときに高論理レ
ベルの直流判定パス信号を出力する直流判定回路である
。４４は前記Ａ／ＤＫ換器４１による前回の変換出力デ
ータ１直と今回の変換出力データ値との差（変・（ψ値
）がテストプログラムにより与えられる所定範囲内に与
るか否かを一定時間間隔で判定し、上記変動値が所定範
囲内になった時点で前記直流判定ノヤス信号の付属を検
出して直流試験出力の良否判定結果を出力する安定時間
判定／良否判定出力部である。

上記安定時間判定／良、否判定出力部４４において、４
５はシステム制御部（第３図３）から試験開始（安定時
間の始まり）と同時に与えられるスタート信号入力によ
ってクリアされ、第１のアンド回路４６からのクロック
を計数するカウンタ、４７は同じく上記スタート信号入
力によってプリセットされ、そのＱ出力を上記第１のア
ンド回路４６の第１の人力として与える第１のフリップ
フロップ（ＦＦ　）回路、４８はクロックパルスを発生
して上記第１のアンド回路４６の第２の入力として与え
るクロック発生回路である。上記第１のアンド回路４６
には、第３の入力として前記Ａ／Ｄ＆換？！Ｓ４１から
ステータス信号が与えられる。４９は上記カウンタ４５
の並列出力が入力するデコーダであり、たとえばカウン
タ入力のｒｌＪ、ｒ３Ｊ、「５Ｊ。

「７」をデコードする、。５０は上目己デコーダ４９の
デコード出力「１」の信号が入ノｊしてｔ１ｉ安定パル
スを発生し、これをＡ／Ｄスタート信号として前記Ａ／
Ｄ変換器４１に与える単安定マルチ回路、５ノは前記デ
コーダ４９のデコード出力「３」の信号がシフトクロッ
クとして与えられ前記Ａ／Ｂ変換器４１の出力が並列に
入力する第１のシフトレジスタ、５２は上記第１のシフ
トレジスタ５１と同じシフトクロックが与えられ上記第
１のシフトレジスタ５１の並列出力が並列入力となる第
２のシフトレジスタ、５３は上記第１のシフトレジスタ
５１の並列出力がノ（スライン５４を通じて減算入力と
して与えられ前記第２のシフトレジスタ５２の並列出力
が７（スライン５５を通じて被減算入力として与えられ
る減算回路、５６は上記減算回路５３の出力が所定変動
値の上限を表わす上限値データ入力（第３図のシステム
制御部３から与えられる）より小さいか否かを判定し、
小さいと判定したときに判定出力が高論理レベルになる
第１のデジタル比較回路、５７は上記減算回路５３の出
力が所定変動値の下限を表わす下限値データ入力（第３
図のシステム制御部３から与えられる）より大きいか否
かを判定し、太きいと判定したときに判定出力が高論理
レベルになる第２のデジタル比較回路、５８は上記両比
較回ｊｌｉ−１’　５６　、５７の出力が二人力として
与えられる第２のアンド回路である一一方、５９は前記
スタート・１ｄ号入力によってクリアされ、前記デコー
ダ４９のデコード出力「７」の信号によってプリセット
され、Ｑ出力が第３のアンド回路６０の一方の入力とし
て与えられる第２ＯＦＦ回路でちり、上記第３のアンド
回路６０の他方の入力として前記デコーダ４９のデコー
ド出力「５」の信号が与えられる。６１は上記第３のア
ンド回路６０の出力と第２のアンド回路５８の出力と前
記直流判定回路４２からの直流判定７９１１戸号とが入
力として与えられ、そのアンド処理出力を終了信号とし
てシステム制御部（第３図３）へ送ると共に前記第１Ｏ
ＦＦ回路４２にクリア入力として与える第４のアンド回
路、６２は前記スタート信号入力がクリア入力として与
えられ、上記終了信号がプリセット入力として与えられ
、Ｑ出力がパス信号（試険結果良好信号）として・やス
／フェイル表示部（第３図９）に送られる第３のＦＦ回
路であるっ 次に、上記構成による測定部（第３図７．第４図）の動
作を第５図を参照して説明する。スタート信号が入力す
ると、カウンタ４５がクリアされ、第１ＯＦＦ回路４７
がプリセットされるので、クロック発生回路４８からの
クロックパルスが第１のアンド回路４６を経て前記カウ
ンタ４５にクロック入力として与えられる。これによっ
てカウンタ４５は計数を開始し、デコーダ４９からデコ
ード出力ｒｌＪ、ｒ３Ｊ。

「５」、「７」の順に信号が発生する。上記デコード出
力「１」の信号に基いて轍安定マルチ回路５０からＡ／
Ｄスタート信号が発生し、これによってＡ／Ｄ変換器４
ノのＡ／Ｄ変Ｖ＃８動作が開始し、このＡ／Ｄ変１奥ｉ
助作中は低論理レベルのステータス信号が出力するので
第１のアンド回路４６からクロックが出力しなくなり、
カウンタ４５の計数動作が停止する。デコーダ４９のデ
コード出力「３」のシソトノ臂ルスによってＡ／Ｉ）変
換器４１の出力データが第１のシフトレジスタ５１に取
り込まれ、同時にそれ以前に第１のシフトレジスタ５１
に格納されていたＡ／Ｄ変換器４１の出力データが第２
のシフトレジスタ５２に収り込まれる。そして、繁２の
シフトレジスタ５２に格納されている旧データと第１の
シフトレジスタ５１に格納されている新データとの間で
減算回路５３により減算が行なわれ、これによってＡ／
Ｄ変換器４１の出力データの変動値が求められる。この
変動値データは第１．第２の比較回路５６．５７により
所定変動幅の上限値データおよび下限値データとの間で
一比較され、変動値データが所定変動幅内にあったとき
に両比較回路５６．５７からそれぞれ品論理レベルの変
動幅判定パス信号が発生する。このとき、直流判定回路
４２でのＡ／Ｄ変換出力データ値の判定によって直流判
定ノ４ス信号が発生し、かつεｆ３のアンド回路６０か
ら高論理レベルが出力していれば、第４のアンド回路６
１から終了信号が発生する。この場合、スタート信号入
力によって第２ＯＦＦ回路５９がクリアされてそのＱ出
力が低論理レベルになっているので、デコーダ４９から
１回目のデコード出力「５」の信号が発生しても第３の
アンド回路６０の出力は低論理レベルのままである。し
かし、この後のデコード出力「７」の信号によって第２
のＦＦ回路５９がプリセットされてそのＱ出力が高論理
レベルになるので、以後はデコード出力「５」の信号が
発生する毎に第３のアンド回路６０の出力は晶論理レベ
ルになる。したがって、上記デコード出力「５」の信号
タイミングで直流判定ノ４ス信号および変動幅判定パス
信号の有無が第４のアンド回路６１により検出される。

なお、前記変動値データが所定変動幅内にないと判定さ
れたときには、第１の比較回路５６の出力および第２の
比較回路５７の出力のいずれか一方は低論理レベルのま
まであるから、第２のアンド回゛路５８および第４のア
ンド回路６ノの出力はそれぞれ低論理レベルである。上
述したような変動値データを求め、それが所定変動幅内
にあるか否かを判定し、この判定出力および直流判定パ
ス信号の有無を検出する一連の動作は、シフトノｆルス
となるデコード出力「５」の信号ノ臂ルスが発生する毎
、つまりカウンタ４５が「０」〜「７」の計数を繰り返
す毎に行なわれる。そして、前記第４のアンド回路６１
から終了信号が発生すると、この終了信号によって第１
ＯＦＦ回路４７がクリアされるのでそのＱ出力が低論理
レベルになって第１のアンド回路４６からクロックが出
力しなくなり、カウンタ４５の計数動作が停止する。ま
た、上記終了信号によって第３ＯＦＦ回路６２がプリセ
ットされ、そのＱ出力が）４ス信号として送り出される
ようになる。このように、上記した測定部はスタート信
号入力によって動作を開始し、直流試験出力の変動値が
所定変動幅内になるか否かを一定時間間隔で判定するこ
とによって、直流試験出力が安定した時点（安定時１ｍ
の終り）を検出し、この時点で直流試験出力の良否判定
出力を検出して良判定のときにパス信号および終了信号
を出力するまでの一連の動作を行なう。

なお、第３図のシステム制御部３はタイマを有しており
、このタイマは１テスト毎の試験時間の最大値を決める
ために動作するが、タイマの終了時間までに前記終了信
号が入力するとタイマ動作を終了して試験時間を短縮す
るようになっている。これに対して、上記タイマの終了
時間まで前記終了信号が入力しない（したがって、前記
・やス信号が発生しない）と、このテストはフェイル扱
いとして次のテストへ進む。

上述したようなＩＣ用直流試験装置によれば、直流試験
毎に供試ＩＣからの直流試験出方が安定する時点を判定
し、この判定が得られた時点で直流試験出力の良否判定
結果を検出し、良判定結果が試験開始から所定試験時間
を経過する前に得られた場合には試験を終了させている
。

したがって、試験毎に安定時間が定められるので、従来
例のように試験開始から常に一定の安定時間ＴＳを経過
した時点で測定を行なう嚇合に比べて、大部分の試験で
一定の安定時間Ｔｓが経過する前に測定が可能となり、
試験時間が短縮されるようになる。

〔発明の効果〕

上述したように本発明のＩＣ用直流試験装置によれば、
供試ＩＣの直流試験毎に直流試験出力が安定した時点で
測定でき、試験時間のバｌ縮化および試験効率（稼動率
）の向上を図ることができる。

【図面の簡単な説明】

第１図は従来のＩＣ用直流試験装置の動作タイミングを
説明するために示すタイミング図、第２図は供試ＩＣの
直流試験出力の立ち上がり特性のばらつきを説明するた
めに示す特性図、第３図はＩＣ用直流試験装置の基本的
構成を示すブロック図、第４図は第３図の測定部の本発
明に係る一実施例を示す構成説明図、第５図は第４図の
測定部の動作説明のために示すタイミング図である。 １・・・供試ＩＣ，ｓ・・・システム制御部、７・・測
定部、９・・・良否表示部、４１・・・Ａ／Ｄ変換器、
４２・・・直流判定回路、４４・・・安定時間判定／良
否判定出力部、４５・・・カウンタ、４６．５Ｂ。 ６０．６１・・・アンド回路、４９・・・デコーダ、５
ノ、５２・・・シフトレジスタ、５３・・・減算回路、
６６．５７・・・デジタル比較回路。 出願人代理人　　弁理士　　鈴　江　武　彦第４図 第５図 ’ｌｏ備ぬ〃 ンづ小り口・Ｖり Ａ瞼峙酌

Claims (1)

【特許請求の範囲】
1. 供試集積回路に試験入力として所定の直流電圧あるいは
   直（Ａ電流を印加し、上記供試集積回路の直流試験出力
   をＡ／Ｄ変換し、この変換出力の良否を判定ｒる集積回
   路用直流試験装置において、所定単位時間毎に上記単位
   時間における上記変換出力の変動値を検出する変動値検
   出手段と、この手段による検出変動値が所定・函囲内に
   あるか否かを判定して前記直流試験出力が安定した時点
   を判定する安定時間判定手段と、この手段による判定出
   力および前記変換出力に対する良（〕臂ス）判定出力が
   それぞれ仔るか否かを前記変動値検出手段に検出する良
   否検出手段と、この手段による良否検出出力を表示する
   良否検出手段と、前記供試集積回路の直流試験開始から
   所定試験時間が経過することによっであるいは上記所定
   試験時間の経過前に前記良否検出手段から良（）母ス）
   検出出力が与えられることによって上記直流試験を終了
   させるｔｉｌｌ　ｓ１手段とを具備することを特徴とす
   る集積回路用的ｌＡＬ試験装置。