JPS5994143A - 除算回路 - Google Patents
除算回路Info
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- JPS5994143A JPS5994143A JP57202944A JP20294482A JPS5994143A JP S5994143 A JPS5994143 A JP S5994143A JP 57202944 A JP57202944 A JP 57202944A JP 20294482 A JP20294482 A JP 20294482A JP S5994143 A JPS5994143 A JP S5994143A
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- JP
- Japan
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- register
- divisor
- word length
- adder
- division
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル式データ処理装置に係如、１語長のデ
ータ処理と倍語長のデータ処理との両機能を有する除算
回路に関する。
ータ処理と倍語長のデータ処理との両機能を有する除算
回路に関する。
一般に除算命令には、固定小数点除算を指定する命令と
、浮動小数点除算を指定する命令とがある。前者には、
被除数が倍語長で除数および商が１語長で、１語長の余
りを求めるものが多い。これに対し後者は、被除数、除
数、商共に倍語長のもの（倍精度）と、１梧長のもの（
単精Ｖ）とがあり、余りは求めないものが一般的である
。
、浮動小数点除算を指定する命令とがある。前者には、
被除数が倍語長で除数および商が１語長で、１語長の余
りを求めるものが多い。これに対し後者は、被除数、除
数、商共に倍語長のもの（倍精度）と、１梧長のもの（
単精Ｖ）とがあり、余りは求めないものが一般的である
。
固定小数点と浮動小数点の除算は基本的なアルゴリズム
においては一致している。しかし通常、固定小数点除算
では、データの負数は２の補数表現のため（浮動小数点
データは、符号付絶対値表現）、また余シを求めるため
に、浮動小数点除算より特にデータの前後処理が複雑で
ある。このように固定小数点と浮動小数点の除算に処理
上の差があるため、従来技術では固定小数点用と浮動小
数点用のそれぞれ専用の除算回路を設けるのが一般的で
あった。この場合、高速性という点でに問題ないが、ハ
ード量が多くなる欠点があった。これに対し、１つの除
算回路で兼用する技術もあるが、固定小数点除算の前後
処理を逐次的に行なわせる必要があるため高速性に乏し
かった。
においては一致している。しかし通常、固定小数点除算
では、データの負数は２の補数表現のため（浮動小数点
データは、符号付絶対値表現）、また余シを求めるため
に、浮動小数点除算より特にデータの前後処理が複雑で
ある。このように固定小数点と浮動小数点の除算に処理
上の差があるため、従来技術では固定小数点用と浮動小
数点用のそれぞれ専用の除算回路を設けるのが一般的で
あった。この場合、高速性という点でに問題ないが、ハ
ード量が多くなる欠点があった。これに対し、１つの除
算回路で兼用する技術もあるが、固定小数点除算の前後
処理を逐次的に行なわせる必要があるため高速性に乏し
かった。
本発明は上記事情に鑑みてなされたものでその目的は、
１語長のデータ処理と倍語長のデータ処理とに共用でき
、かつ固定小数点除算など１語長の商を求める際の前後
処理の並列処理化が図れ、もって少ないハード睦で高速
除算が行なえる除算回路を提供することにある。
１語長のデータ処理と倍語長のデータ処理とに共用でき
、かつ固定小数点除算など１語長の商を求める際の前後
処理の並列処理化が図れ、もって少ないハード睦で高速
除算が行なえる除算回路を提供することにある。
本発明は１語長の類似の除算回路を２回路設け、２語長
のデータを処理する場合には、−万の除算回路内の加算
器のキャリー出力を他方の除算回路内の加算器のキャリ
ー人力とすることによって上記２つの除算回路を連結し
、１組の除算回路として動作させる一刀、１語長のデー
タを処理する場合には上記各回路を独立に動作させるこ
とにより除算の前後処理を並列処理さ喰るようにしたも
のである。
のデータを処理する場合には、−万の除算回路内の加算
器のキャリー出力を他方の除算回路内の加算器のキャリ
ー人力とすることによって上記２つの除算回路を連結し
、１組の除算回路として動作させる一刀、１語長のデー
タを処理する場合には上記各回路を独立に動作させるこ
とにより除算の前後処理を並列処理さ喰るようにしたも
のである。
以下、本発明の一実施例を図面を参照して説明する。第
１図は除算師」路の構成を示すものである。図中、１は
１梧長のデータを処理する第１除算回路、２も１語長の
データを処理する第２除算回路、３はこれら除算回路１
．２を制御するファームウェアを有する制御部である。
１図は除算師」路の構成を示すものである。図中、１は
１梧長のデータを処理する第１除算回路、２も１語長の
データを処理する第２除算回路、３はこれら除算回路１
．２を制御するファームウェアを有する制御部である。
本実施例において第１図の除算回路における除算アルゴ
リズムは基数−４とした高基数除算方式であり、商は１
サイクル２ビツトずつ求めていく方式である。
リズムは基数−４とした高基数除算方式であり、商は１
サイクル２ビツトずつ求めていく方式である。
第１図の除算回路で癲用されるデータのフォーマットは
第２図および第３図で示される通りである。第２図は１
語長（例えば３２ビツト）の固定小数点データＤのデー
タフォーマットを示すものである。第３図に倍語長（倍
精度）の浮動小数点データのデータフォーマットを示す
ものである。図中８は符号部（１ビツト）、Ｘは指数部
（７ビツ））、Ｍｌ、Ｍｊは仮数部（５６ビツト）のそ
れぞれ上位部分（２４ビツト）、下位部分（３２ビツト
）である。この仮数部は１６進１４桁の絶対値表現で示
された正規化された値である。
第２図および第３図で示される通りである。第２図は１
語長（例えば３２ビツト）の固定小数点データＤのデー
タフォーマットを示すものである。第３図に倍語長（倍
精度）の浮動小数点データのデータフォーマットを示す
ものである。図中８は符号部（１ビツト）、Ｘは指数部
（７ビツ））、Ｍｌ、Ｍｊは仮数部（５６ビツト）のそ
れぞれ上位部分（２４ビツト）、下位部分（３２ビツト
）である。この仮数部は１６進１４桁の絶対値表現で示
された正規化された値である。
再び第１図を参照すると、除算回路１，２において１０
．２０は部分剰余が格納されるＵＲレジスタ、［４レジ
スタ、１１．２１ｄ商が格納されるＵＱレジスタ、ＬＱ
レジスタである。
．２０は部分剰余が格納されるＵＲレジスタ、［４レジ
スタ、１１．２１ｄ商が格納されるＵＱレジスタ、ＬＱ
レジスタである。
シ゛。
これらＵＱし寧スタ１）およびＬＱレジスタ２１は左２
ビツトシフト機能を有する。１２゜２２は除数が格納さ
れるＵＶレジスタ、ＬＶレジスタ、１３．２３は除数の
２倍値が格納されるＵＶレジスタ、ＬＭレジスタである
。１４゜２４ｉ６４ビツトの入力をＯ〜３１の任意数シ
フト（左並びに右シフト）するＵ８シフタ、ＬＳシフタ
、１５，２５ｆ”ｉ数種の演算モードを有するＵ人前算
器、ＬＡ加算器である。１６゜２６はゼロ検出を行なう
ＵＺゼロ検出回路、ＬＺゼロ検出回路である。ＵＺゼロ
検出回路２６に指数部（Ｘ）に対応するビットをマスク
する機節およびｔ′８０００ ００００１ａ” （添
字の１６は１６進表現を示す）の値（すなわち固定小数
点における負の最大値）を検出する機能を本官している
。１７はＬＶレジスタ２２に格納される除数の上位１１
ビツトが保持されるＬＶＯレジスタ、１８はＵＶレジス
タ１２に格納される除数の上位数ビットが保持されるＵ
ＶＯレジスタである。１９１１−を倍数および演算モー
ドを予測するＭＯ予測回路である。このＭＯ予測回路１
９ｔｒ１部分剰余の上位数ビットとＵＶＯレジスタ１８
の保持内容とを比較し、次に実行すべ哲除数の倍数（Ｘ
Ｏ，ＸＩ、Ｘ２）と、演算モード（加算、減算）とを決
定するようになっている。２７はＬＶレジスタ２２内の
除数の最上位ピッ）（ＭＳＢ）から連続するＯ（ゼロ）
の数をカウントするＬＧＺ検出回路、２８はＳＥＬセレ
クタである。ＳＥＬセレクタ２８は加算機り人２５のキ
ャリー出力ＯＩＪまたは制御部３から供給されるキャリ
ー人力ＯＩｊのいずれか一万を選択する。ＳＥＬセレク
タ２８の選択出力は加算器ＵＡ７５のキャリー人力ＵＣ
ＩＩとなる。なお、加算器り人２５のキャリー人力ＬＯ
Ｉは制御部３から供給される。
ビツトシフト機能を有する。１２゜２２は除数が格納さ
れるＵＶレジスタ、ＬＶレジスタ、１３．２３は除数の
２倍値が格納されるＵＶレジスタ、ＬＭレジスタである
。１４゜２４ｉ６４ビツトの入力をＯ〜３１の任意数シ
フト（左並びに右シフト）するＵ８シフタ、ＬＳシフタ
、１５，２５ｆ”ｉ数種の演算モードを有するＵ人前算
器、ＬＡ加算器である。１６゜２６はゼロ検出を行なう
ＵＺゼロ検出回路、ＬＺゼロ検出回路である。ＵＺゼロ
検出回路２６に指数部（Ｘ）に対応するビットをマスク
する機節およびｔ′８０００ ００００１ａ” （添
字の１６は１６進表現を示す）の値（すなわち固定小数
点における負の最大値）を検出する機能を本官している
。１７はＬＶレジスタ２２に格納される除数の上位１１
ビツトが保持されるＬＶＯレジスタ、１８はＵＶレジス
タ１２に格納される除数の上位数ビットが保持されるＵ
ＶＯレジスタである。１９１１−を倍数および演算モー
ドを予測するＭＯ予測回路である。このＭＯ予測回路１
９ｔｒ１部分剰余の上位数ビットとＵＶＯレジスタ１８
の保持内容とを比較し、次に実行すべ哲除数の倍数（Ｘ
Ｏ，ＸＩ、Ｘ２）と、演算モード（加算、減算）とを決
定するようになっている。２７はＬＶレジスタ２２内の
除数の最上位ピッ）（ＭＳＢ）から連続するＯ（ゼロ）
の数をカウントするＬＧＺ検出回路、２８はＳＥＬセレ
クタである。ＳＥＬセレクタ２８は加算機り人２５のキ
ャリー出力ＯＩＪまたは制御部３から供給されるキャリ
ー人力ＯＩｊのいずれか一万を選択する。ＳＥＬセレク
タ２８の選択出力は加算器ＵＡ７５のキャリー人力ＵＣ
ＩＩとなる。なお、加算器り人２５のキャリー人力ＬＯ
Ｉは制御部３から供給される。
次に本発明の一実施例の動作について、まず被除数が６
４ビツトで、除数、商、剰余が共に３２ビツトの場合の
固定小数点除算を例にとって説明する。ここで便宜的に
制御部３の制御による内部シーケンスを６ステート”で
表わすことにする。まず第１ステートの始まりにおいて
被除数の上位３２ピツ）ＲｕがＵＲレジスタ１０、ＬＲ
レジスタ２ｏおよびＵＱレジスタ１１、ＬＱレジスタ２
１に人バス経由で置数される。同じく除数りがＵＶレジ
スタ１２、ＬＶレジスタ２２にＢバス経由で置数される
。続いて、Ｌ Ｖレジスタ２２の内容（除数Ｄ）はＬＡ
加算器２５を経由し、ＬＺゼロ検出回路２６およびＬＧ
Ｚ検出回路２７に導かれる。しかして■ＪＺゼロ検出回
路２６は除数−〇または除数−ｔ１８０００ ００００
．、” の検出を行ない、その検出結果を保持する。ま
たＬＧＺ検出回路２７は除数の最上位ピッｉ−（Ｍ２Ｒ
）から連続する０（ゼロ）の数をシフ）ｔ−ｆｆｉＮと
して検出し、その検出結果を保持する。
４ビツトで、除数、商、剰余が共に３２ビツトの場合の
固定小数点除算を例にとって説明する。ここで便宜的に
制御部３の制御による内部シーケンスを６ステート”で
表わすことにする。まず第１ステートの始まりにおいて
被除数の上位３２ピツ）ＲｕがＵＲレジスタ１０、ＬＲ
レジスタ２ｏおよびＵＱレジスタ１１、ＬＱレジスタ２
１に人バス経由で置数される。同じく除数りがＵＶレジ
スタ１２、ＬＶレジスタ２２にＢバス経由で置数される
。続いて、Ｌ Ｖレジスタ２２の内容（除数Ｄ）はＬＡ
加算器２５を経由し、ＬＺゼロ検出回路２６およびＬＧ
Ｚ検出回路２７に導かれる。しかして■ＪＺゼロ検出回
路２６は除数−〇または除数−ｔ１８０００ ００００
．、” の検出を行ない、その検出結果を保持する。ま
たＬＧＺ検出回路２７は除数の最上位ピッｉ−（Ｍ２Ｒ
）から連続する０（ゼロ）の数をシフ）ｔ−ｆｆｉＮと
して検出し、その検出結果を保持する。
第２ステートで［ＵＶレジスタ１２の内容（除数Ｄ）が
Ｕ８シフタ１４ＶＣより左シフトされる。この左シフト
はＬＧＺ検出回路２７がら得られるシフト数Ｎに従って
行なわれる。これにより、除数りはその小数点の位置が
Ｂｉｔ Ｏの左側になるように正規化きれる。Ｕ８シフ
タ１４のシフト結果（Ｄ′ ）はＵＶレジスタ１２に置
数され、その上位数ピッ）［ＵＶＯレジスタ１８に置数
される。すなわち第２ステートにおいては、第１除算回
路１を用いて固定小数点の除数りを浮動小数点に変換し
、かつ％くＩＤ１く１となるように除数りを正規化する
処理が行なわれる。また、第２ステートの始めで、被除
数の下位３２ピツ）ＲＩ！が人バス経由でＵｌ’Ｌレジ
スタ１０およびＬＱレジスタ２１に置数される。そして
、上述した第１除算回路１での除数りの正規化処理と同
時に、第２除算回路２においてＬＡ加算器２５によりＬ
Ｒレジスタ２０の内容（Ｒｕ）とＬＶレジスタ２２の内
容（Ｄ）とからｌ Ｒｕ Ｉ ＜ ｌ Ｄ Ｉ のチ
ェックが行なわれる。
Ｕ８シフタ１４ＶＣより左シフトされる。この左シフト
はＬＧＺ検出回路２７がら得られるシフト数Ｎに従って
行なわれる。これにより、除数りはその小数点の位置が
Ｂｉｔ Ｏの左側になるように正規化きれる。Ｕ８シフ
タ１４のシフト結果（Ｄ′ ）はＵＶレジスタ１２に置
数され、その上位数ピッ）［ＵＶＯレジスタ１８に置数
される。すなわち第２ステートにおいては、第１除算回
路１を用いて固定小数点の除数りを浮動小数点に変換し
、かつ％くＩＤ１く１となるように除数りを正規化する
処理が行なわれる。また、第２ステートの始めで、被除
数の下位３２ピツ）ＲＩ！が人バス経由でＵｌ’Ｌレジ
スタ１０およびＬＱレジスタ２１に置数される。そして
、上述した第１除算回路１での除数りの正規化処理と同
時に、第２除算回路２においてＬＡ加算器２５によりＬ
Ｒレジスタ２０の内容（Ｒｕ）とＬＶレジスタ２２の内
容（Ｄ）とからｌ Ｒｕ Ｉ ＜ ｌ Ｄ Ｉ のチ
ェックが行なわれる。
もしｌＲｕ１＞ＩＤＩならば演算結果はオーバフローと
なる。このように第２ステートでは、第１除算回路１で
除数りの正規化が行なわれ、これと並行して第２除算回
路１でオーバフローの検出が行なわれる。
なる。このように第２ステートでは、第１除算回路１で
除数りの正規化が行なわれ、これと並行して第２除算回
路１でオーバフローの検出が行なわれる。
第３ステートでは、ＵＱレジスター１の内容（被除数Ｒ
ｕ）とＵＫレジスターｏの内容（被除数Ｒｔ＞とがシフ
ト数Ｎに従ってＵＳシック１４により左シフトされる。
ｕ）とＵＫレジスターｏの内容（被除数Ｒｔ＞とがシフ
ト数Ｎに従ってＵＳシック１４により左シフトされる。
また、Ｌ Ｑレジスタ２１の内容（被除数’ａｔ）がシ
フト数Ｎに従ってＬ８シフタ２４によシ左シフトされる
。そして、Ｕ８シフタ１４のシフト結果（’Ｒｕ’）Ｕ
ＵＲＵＶレジスタ１２数され、Ｌ８シフタ２４のシフト
結果（ＦＬｌ！’ ）はＬＲレジスタ２ｏに置数される
。これが被除数の正規化処理である。
フト数Ｎに従ってＬ８シフタ２４によシ左シフトされる
。そして、Ｕ８シフタ１４のシフト結果（’Ｒｕ’）Ｕ
ＵＲＵＶレジスタ１２数され、Ｌ８シフタ２４のシフト
結果（ＦＬｌ！’ ）はＬＲレジスタ２ｏに置数される
。これが被除数の正規化処理である。
また、ＵＺゼロ検出回路１６およびＬＺゼロ検出回路２
６により被除数の負の最大値の検出が行なわれる。もし
、前記第１ステートで除数が負の最大値であることが検
出されており、被除数も負の最大値であれば、オーバフ
ローの処理が必要となる。
６により被除数の負の最大値の検出が行なわれる。もし
、前記第１ステートで除数が負の最大値であることが検
出されており、被除数も負の最大値であれば、オーバフ
ローの処理が必要となる。
第４ステートでに、第５ステートで行なわれる部分剰余
と商を求めるサイクルの最初の倍数（×０）を設定する
と共に、ＵＶレジスタ１２の除数Ｄ′を２倍（左１ビツ
トシフト）する処理が行なわれる。この除数Ｄ′の２倍
値はＵＶレジスタ１３に置数される。
と商を求めるサイクルの最初の倍数（×０）を設定する
と共に、ＵＶレジスタ１２の除数Ｄ′を２倍（左１ビツ
トシフト）する処理が行なわれる。この除数Ｄ′の２倍
値はＵＶレジスタ１３に置数される。
以上の第１〜第４ステートが固定小数点除算の前処理で
ある。
ある。
第５ステートでは、ＭＯ予測回路１９の判断に従って、
所定の回数の演算を行ない、部分剰余と商を求める処理
が行なわれる。ここで演算とは、部分剰余Ｒｍが置数さ
れるＵＲレジスタ１０に対し、予測された倍数に従って
ＵＶレジスタ１２の内容（Ｄ’）％或いはＵＶレジスタ
１３の内容（２ＸＤ’） を減算または加算を施すこ
とである。×０倍が予測された場合には、０ Ｕ入船算器１５はスルー（Ｔｈｒｏｕｇｈ ）モードに
設定される。とれによりＵＲレジスタ１０の内容はその
ままＵＡ加算器１５から出力される。
所定の回数の演算を行ない、部分剰余と商を求める処理
が行なわれる。ここで演算とは、部分剰余Ｒｍが置数さ
れるＵＲレジスタ１０に対し、予測された倍数に従って
ＵＶレジスタ１２の内容（Ｄ’）％或いはＵＶレジスタ
１３の内容（２ＸＤ’） を減算または加算を施すこ
とである。×０倍が予測された場合には、０ Ｕ入船算器１５はスルー（Ｔｈｒｏｕｇｈ ）モードに
設定される。とれによりＵＲレジスタ１０の内容はその
ままＵＡ加算器１５から出力される。
このＵ入船算器１５の出力は、左２ビツトシフトされ、
ＵＫレジスタ１０に置数される。このとき、ＬＲレジス
タ２０の上位２ビツトが図示せぬデータラインを介して
ＩＪＲレジスタ１０の下位２ビツトに入る。商に演算モ
ードと、倍数と、演算結果との関係から２ビツトずつ求
められ、ＬＱレジスタ２１の最下位ビット（ＬＳＢ）か
ら順にシフトインされる。
ＵＫレジスタ１０に置数される。このとき、ＬＲレジス
タ２０の上位２ビツトが図示せぬデータラインを介して
ＩＪＲレジスタ１０の下位２ビツトに入る。商に演算モ
ードと、倍数と、演算結果との関係から２ビツトずつ求
められ、ＬＱレジスタ２１の最下位ビット（ＬＳＢ）か
ら順にシフトインされる。
第６ステートでは基本的に第５ステートと同様の処理が
行なわれる。ただし、ＵＡ加算器１５の出力にシフトさ
れずＵ几しジスタ１０に置数される。また、商に最後の
２ビツトが求められ、ＬＱレジスタ２１にシフトインさ
れる。
行なわれる。ただし、ＵＡ加算器１５の出力にシフトさ
れずＵ几しジスタ１０に置数される。また、商に最後の
２ビツトが求められ、ＬＱレジスタ２１にシフトインさ
れる。
同時に最後の部分剰余のゼロ検出がＵＺゼロ検出回路１
６で行なわれる。
６で行なわれる。
第７ステートでは、Ｕ入船算器１５により剰余の補正が
行なわれ、これと並行してＬＡ加算１ 器２５により商の補正が行なわれる。このとき、上記第
６ステートで検出されたゼロ検出の条件が使用され乙。
行なわれ、これと並行してＬＡ加算１ 器２５により商の補正が行なわれる。このとき、上記第
６ステートで検出されたゼロ検出の条件が使用され乙。
上記剰余の補正はＵＲレジスタ１０の出力にＵＶレジス
タ１２の出力をＵＡ加算器１５で加算し、その結果をＵ
Ｒレジスタ１０に再格納することにより行なわれる。々
お、剰余−０であれば補正はない。また、商の補正にＬ
Ｑレジスタ２Ｊ格納されている商に「１−１を加算する
ことにより行なわれる。なお、商の補正も女い場合があ
る。上記「１」の加算はＬＡ加算器２５で行なわれ、そ
の結果（すなわち補正後の商）はデスティネーションバ
スとしてのＳバスへ送出される。
タ１２の出力をＵＡ加算器１５で加算し、その結果をＵ
Ｒレジスタ１０に再格納することにより行なわれる。々
お、剰余−０であれば補正はない。また、商の補正にＬ
Ｑレジスタ２Ｊ格納されている商に「１−１を加算する
ことにより行なわれる。なお、商の補正も女い場合があ
る。上記「１」の加算はＬＡ加算器２５で行なわれ、そ
の結果（すなわち補正後の商）はデスティネーションバ
スとしてのＳバスへ送出される。
第８ステートでは、補正の終了した剰余（ＵＲレジスタ
１０の内容）がＵＳシフタ１４により右にＮビットシフ
トされる。これにより上記剰余は固定小数点表現に戻さ
れる。この剰余（ＵＳシフタ１４の出力）はＳバスへ送
出される。
１０の内容）がＵＳシフタ１４により右にＮビットシフ
トされる。これにより上記剰余は固定小数点表現に戻さ
れる。この剰余（ＵＳシフタ１４の出力）はＳバスへ送
出される。
以上の第７および第８ステートが固定小数点２
除算の後処理である。第８ステートの完了によって全て
の処理が終了する。なお、除数−〇の場合や、負の最大
値によるオーバフローまたは１被除数１〉１除数！によ
るオーバフローが検出された場合には、割込み等のエラ
ー処理が起動される。
の処理が終了する。なお、除数−〇の場合や、負の最大
値によるオーバフローまたは１被除数１〉１除数！によ
るオーバフローが検出された場合には、割込み等のエラ
ー処理が起動される。
次に６４ビツトの倍精度（倍語長）浮動小数点除算の動
作を説明する。まず第１ステートの始めで、被除数の上
位３２ピツ）ＲｕがＵＲレジスタ１０．ＵＱレジスタ１
１およびＬＲレジスタ２０．ＬＱレジスタ２１に置数さ
れる。また除数の上位３２ピツ）ＤｕがＵＶレジスタ１
２、ＬＶレジスタ２２に置数される。続いて、ＬＶレジ
スタ２２の内容（除数Ｄｕ）がＬ入船算器２５を介して
ＬＧＺ検出回路２７に導かれる。しかしてＬＧＺ検出回
路２２はシフト数Ｎを検出し、それを保持する。この場
合、指数部Ｘおよび符号Ｓの部分を予めＯ（ゼロ）と見
なしてシフト数Ｎが求められる。
作を説明する。まず第１ステートの始めで、被除数の上
位３２ピツ）ＲｕがＵＲレジスタ１０．ＵＱレジスタ１
１およびＬＲレジスタ２０．ＬＱレジスタ２１に置数さ
れる。また除数の上位３２ピツ）ＤｕがＵＶレジスタ１
２、ＬＶレジスタ２２に置数される。続いて、ＬＶレジ
スタ２２の内容（除数Ｄｕ）がＬ入船算器２５を介して
ＬＧＺ検出回路２７に導かれる。しかしてＬＧＺ検出回
路２２はシフト数Ｎを検出し、それを保持する。この場
合、指数部Ｘおよび符号Ｓの部分を予めＯ（ゼロ）と見
なしてシフト数Ｎが求められる。
第２ステートでは、まず被除数の下位３２ピ３
ット１’ＬＩ！がＵＱレジスタＩＪ％ＬＲレジスタ２０
に置数される。同時に除数のＦ位３２ピッ）ＤＩ！がＬ
Ｖレジスタ２２ＶＣ置数される。次に。
に置数される。同時に除数のＦ位３２ピッ）ＤＩ！がＬ
Ｖレジスタ２２ＶＣ置数される。次に。
仮数部のみＵＡ加算器１５およびＬＡ加算器２５で減算
され、（被除数の仮数部）り（除数の仮数部）のチェッ
クが行なわれる。
され、（被除数の仮数部）り（除数の仮数部）のチェッ
クが行なわれる。
第３ステートでＵＵＳシフタ１４およびＬ８シフタ２４
により、除数がシフト数Ｎだけ左シフトされる。ＵＳシ
フタ１４のシフト結果（Ｄｕ’）ｉｊ、ＵＶレジスタ１
２に置数され、Ｌ８シフタ２４のシフト結果（Ｄ！”）
ＵＬＶレジスタ２２に置数される。このとき、（ＬＶレ
ジスタ２２の上位１１ビツトを置数する）ＬＶＯレジス
タ１７の内容もＵ８シフタ１４に導かれてシフトされ、
一部またに全ビットがＵＶレジスタ１２の下位位置に置
数される。以上の動作と並行して、ＵＺゼロ検出回路Ｊ
６およびＬＺゼロ検出回路２６により除数の仮数部−〇
の検出が行なわれる。また、もし第２ステートで被除数
の仮数部が除数のそれより大きいことが検出４ されていれば、ＬＧＺ検出回路２７におけ乙シフト数Ｎ
から４を減じた値が新たなＮとして旧シフト数に置き換
えられる。
により、除数がシフト数Ｎだけ左シフトされる。ＵＳシ
フタ１４のシフト結果（Ｄｕ’）ｉｊ、ＵＶレジスタ１
２に置数され、Ｌ８シフタ２４のシフト結果（Ｄ！”）
ＵＬＶレジスタ２２に置数される。このとき、（ＬＶレ
ジスタ２２の上位１１ビツトを置数する）ＬＶＯレジス
タ１７の内容もＵ８シフタ１４に導かれてシフトされ、
一部またに全ビットがＵＶレジスタ１２の下位位置に置
数される。以上の動作と並行して、ＵＺゼロ検出回路Ｊ
６およびＬＺゼロ検出回路２６により除数の仮数部−〇
の検出が行なわれる。また、もし第２ステートで被除数
の仮数部が除数のそれより大きいことが検出４ されていれば、ＬＧＺ検出回路２７におけ乙シフト数Ｎ
から４を減じた値が新たなＮとして旧シフト数に置き換
えられる。
第４ステートでは、被除数の左シフトが行なわれる。す
なわちＵＲレジスタ１ｏの内容（被除数Ｒｕ）とＵＱレ
ジスタ１１の内容（被除数Ｒ１りとがＵＳシフタ１４に
導かれ、シフト数Ｎに従って左シフトされる。また、Ｌ
Ｒレジスタ２０の内容（被除数ａｔ＞がＬ８シフタ２４
に導かれ、シフト数Ｎに従って左シフトされる。
なわちＵＲレジスタ１ｏの内容（被除数Ｒｕ）とＵＱレ
ジスタ１１の内容（被除数Ｒ１りとがＵＳシフタ１４に
導かれ、シフト数Ｎに従って左シフトされる。また、Ｌ
Ｒレジスタ２０の内容（被除数ａｔ＞がＬ８シフタ２４
に導かれ、シフト数Ｎに従って左シフトされる。
そして、ＵＳシフタ１４のシフト結果（Ｒｕ’）はＵＲ
レジスタ１０に置数され、Ｌ８シフタ２４のシフト結果
（ＲＩ！’）はＬＰＬＬ／ジスタ２゜に置数される。
レジスタ１０に置数され、Ｌ８シフタ２４のシフト結果
（ＲＩ！’）はＬＰＬＬ／ジスタ２゜に置数される。
第５ステートでは、固定小数点の場合の第４ステートと
同様の処理が行なわれる。但し、ここでは％ＬＶレジス
タ２２の除数ＤＩ！Ｐ を２倍（左１ビツトシフト）
した値（２ＸＤＪ’）をＴ、 Ｍレジスタ２３に置数す
る処理も行なわれる。
同様の処理が行なわれる。但し、ここでは％ＬＶレジス
タ２２の除数ＤＩ！Ｐ を２倍（左１ビツトシフト）
した値（２ＸＤＪ’）をＴ、 Ｍレジスタ２３に置数す
る処理も行なわれる。
このとき、ＬＶレジスタ２２の上位１ビツトは５
図示せぬデータラインを介しＵＭレジスタ１３の下位１
ピツトに入力されゐ。
ピツトに入力されゐ。
第６ステートでは、固定小数点の場合の第５ステートと
同様の処理が行なわれる、但し、今変は、０人加算器１
５とＬＡ加算器２５とが次に述べるように連結され、６
４ビツトの加算器として動作す乙。すなわち本実施例の
除算回路にはＵＡ加算器１５と５人加算器との連結／切
り離しを行かうＳＥＬセレクタ２８が設けられている。
同様の処理が行なわれる、但し、今変は、０人加算器１
５とＬＡ加算器２５とが次に述べるように連結され、６
４ビツトの加算器として動作す乙。すなわち本実施例の
除算回路にはＵＡ加算器１５と５人加算器との連結／切
り離しを行かうＳＥＬセレクタ２８が設けられている。
この８ＦｔＬセレクタ２８の一方の入力端子にｄＬｋ２
５のキャリー出力ＯＩＪが入力され、他方の入力端子に
は制御部３から出力されるキャリー人力０１２が入力さ
れるようになっている。ＳＥＬセレクタ２８は前述した
固定小数点除算や単精度（１語長）浮動小数点除算の場
合、制御部３からの指示により当該制御部３からのキャ
リー人力０１２を選択する。これによりキャリー人力Ｏ
Ｉ２がＵＡ加算器１５のキャリー人力ＵＯＩとなシ、Ｕ
Ａ加算器１５とＬＡ加算器２５とが切り離される。これ
に対し、６ 倍精囲（倍語長）浮動小数点除算の場合、 ＳＥＬセレ
クタ２８はＬ入船算器２５からのキャリー出力ＯＩＪを
ＵＡ加算器１５のキャリー人力ＵＯＩとして選択出力す
る。これによりＵＡ加算器１５とＬ入船算器２５とがキ
ャリーで接続される。したがって、ＬＲレジスタ２０．
ＬＶレジスタ２２．ＬＭレジスタ２３の内容も予測演算
モードおよび倍数に従ってＬＡ加算器２５により演算が
施され、左２ビツトシフトされ、ＬＲＬ／ジスタ２０に
置数される。ＬＲレジスタ２０の下位２ビツトにａＩｔ
ｏ”が入力され、ＵＲレジスタ１０の下位２ビツトにＵ
Ｌ人加算器２５の出力の上位２ビツトが（図示せぬデー
タラインを介して）入力される。また、商はＬＱレジス
タ２１に２ビツトずつシフトインされ、あふれた分はＵ
Ｑレジスタ１１にシフトインされる。
５のキャリー出力ＯＩＪが入力され、他方の入力端子に
は制御部３から出力されるキャリー人力０１２が入力さ
れるようになっている。ＳＥＬセレクタ２８は前述した
固定小数点除算や単精度（１語長）浮動小数点除算の場
合、制御部３からの指示により当該制御部３からのキャ
リー人力０１２を選択する。これによりキャリー人力Ｏ
Ｉ２がＵＡ加算器１５のキャリー人力ＵＯＩとなシ、Ｕ
Ａ加算器１５とＬＡ加算器２５とが切り離される。これ
に対し、６ 倍精囲（倍語長）浮動小数点除算の場合、 ＳＥＬセレ
クタ２８はＬ入船算器２５からのキャリー出力ＯＩＪを
ＵＡ加算器１５のキャリー人力ＵＯＩとして選択出力す
る。これによりＵＡ加算器１５とＬ入船算器２５とがキ
ャリーで接続される。したがって、ＬＲレジスタ２０．
ＬＶレジスタ２２．ＬＭレジスタ２３の内容も予測演算
モードおよび倍数に従ってＬＡ加算器２５により演算が
施され、左２ビツトシフトされ、ＬＲＬ／ジスタ２０に
置数される。ＬＲレジスタ２０の下位２ビツトにａＩｔ
ｏ”が入力され、ＵＲレジスタ１０の下位２ビツトにＵ
Ｌ人加算器２５の出力の上位２ビツトが（図示せぬデー
タラインを介して）入力される。また、商はＬＱレジス
タ２１に２ビツトずつシフトインされ、あふれた分はＵ
Ｑレジスタ１１にシフトインされる。
第７ステートでは、丸めビットを求めるために更にもう
一度上述した第６ステートと同様の演算が行なわれる。
一度上述した第６ステートと同様の演算が行なわれる。
但し、演算結果のＵＲレジ７
スタ１０、ＬＲレジスタ２ｏへの格納、およびＵＱレジ
スタ１１、ＬＱレジスタ２１への商の格納はない。
スタ１１、ＬＱレジスタ２１への商の格納はない。
第８ステートでは、ＵＱレジスタ１１、ＬＱレジスタ２
ノの商に対し、第７ステートで求められた丸めビットを
ＵＡ加算器１５．Ｌ入船算器２５により加える処理が行
なわれる。そして、Ｌ入船算器２５の加算結果である下
位３２ビツトが８バスへ送出される。−万、ＵＡ加算器
１５の加算結果である上位３２ピツ）Ｈ再びＵＱレジス
タ１１に置数される。このときＵＺゼロ検出回路１６、
ＬＺゼロ検出回路２６により商がｔｌＯ”であることが
検出されると、指数部および符号のクリアが行なわれる
。
ノの商に対し、第７ステートで求められた丸めビットを
ＵＡ加算器１５．Ｌ入船算器２５により加える処理が行
なわれる。そして、Ｌ入船算器２５の加算結果である下
位３２ビツトが８バスへ送出される。−万、ＵＡ加算器
１５の加算結果である上位３２ピツ）Ｈ再びＵＱレジス
タ１１に置数される。このときＵＺゼロ検出回路１６、
ＬＺゼロ検出回路２６により商がｔｌＯ”であることが
検出されると、指数部および符号のクリアが行なわれる
。
第９ステートでは、ＵＱレジスタ１１に置数畜れている
上位２４ビツトの商と指数部および符号を合わせ、０人
加算器１５を経由してＳバスへ送出する処理が行なわれ
る。これにより全ての処理が終了する。但し、指数部の
演算においてオーバフローやアンダフローが検出された
８ 場合、或いは第３ステートで除数−〇が検出された場合
にはエラー処理が行なわれる。
上位２４ビツトの商と指数部および符号を合わせ、０人
加算器１５を経由してＳバスへ送出する処理が行なわれ
る。これにより全ての処理が終了する。但し、指数部の
演算においてオーバフローやアンダフローが検出された
８ 場合、或いは第３ステートで除数−〇が検出された場合
にはエラー処理が行なわれる。
このように本実施例によれば、１語長のデータを処理す
る第１除算回路１と、類似の機能を有する第２除算回路
２とを組合わせることにより１倍精度（倍語長）の浮動
小数点除算が行なえる一万、これら２つの除算回路１．
２を独立に動作させることにより固定／］＼数点除算に
おいては以下に示すように除算の前後処理の並列処理が
行なえる。すなわち被除数や除数の正規化と同様にオー
バフローの検出が行なえ、また商の補正と同時に剰余の
補正などが行なえる。これにより、前後処理に要するス
テップを短縮することができる。ところで、上述の動作
説明でに、単精度（１語長）の浮動小数点除算について
の説明が省略されているが、この場合にも前後処理のい
くつかを並列処理させることができることは勿論である
。
る第１除算回路１と、類似の機能を有する第２除算回路
２とを組合わせることにより１倍精度（倍語長）の浮動
小数点除算が行なえる一万、これら２つの除算回路１．
２を独立に動作させることにより固定／］＼数点除算に
おいては以下に示すように除算の前後処理の並列処理が
行なえる。すなわち被除数や除数の正規化と同様にオー
バフローの検出が行なえ、また商の補正と同時に剰余の
補正などが行なえる。これにより、前後処理に要するス
テップを短縮することができる。ところで、上述の動作
説明でに、単精度（１語長）の浮動小数点除算について
の説明が省略されているが、この場合にも前後処理のい
くつかを並列処理させることができることは勿論である
。
なお、前記冥施例では、高基数除算方式の除算回路につ
いて説明したが、商を１ビツトずつ９ 求める方式にも適用することができる。
いて説明したが、商を１ビツトずつ９ 求める方式にも適用することができる。
以上詳述したように本発明によれば、１語長のデータ処
理と倍語長のデータ処理とに共用でき、しかも１語長の
商を求める際の前後処理の並列処理が行なえる。したが
って本発明によれば少ないハード量で高速除算を行なう
ことができる。
理と倍語長のデータ処理とに共用でき、しかも１語長の
商を求める際の前後処理の並列処理が行なえる。したが
って本発明によれば少ないハード量で高速除算を行なう
ことができる。
第１図は本発明の除算回路の一実施例を示すブロック構
成図、第２図および第３図に上記実施例で適用されるデ
ータフォーマットを示す図であり、第２図は１語長の固
定小数点データ、第３図は倍精度の浮動小数点データの
場合である。 １・・・第１除算回路、２・・・第２除算回路、３・・
・制御部、１４．２４・・・シ７り、１５．２５・・・
加算器、２８・・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦０
成図、第２図および第３図に上記実施例で適用されるデ
ータフォーマットを示す図であり、第２図は１語長の固
定小数点データ、第３図は倍精度の浮動小数点データの
場合である。 １・・・第１除算回路、２・・・第２除算回路、３・・
・制御部、１４．２４・・・シ７り、１５．２５・・・
加算器、２８・・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦０
Claims (1)
- 第１加算器を備えた１語長の第１除算回路と、第２加算
器を備えた１語長の第２除算回路と、１語長の商を求め
る場合に上記第１除算回路により被除数および除数の正
規化と部分剰余の生成と剰余の補正とを行なうと共に上
記第２除算回路によりオーバフローの検出と商の補正と
を行なう手段と、倍語長の商を求める場合に上記第２加
算器のキャリー出方を上記第１加算器のとを特徴とする
除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202944A JPS5994143A (ja) | 1982-11-19 | 1982-11-19 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202944A JPS5994143A (ja) | 1982-11-19 | 1982-11-19 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994143A true JPS5994143A (ja) | 1984-05-30 |
| JPH0413734B2 JPH0413734B2 (ja) | 1992-03-10 |
Family
ID=16465743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202944A Granted JPS5994143A (ja) | 1982-11-19 | 1982-11-19 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269588A (ja) * | 1990-03-20 | 1991-12-02 | Yamaha Corp | 電子楽器 |
| JPH04172526A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 浮動小数点除算器 |
-
1982
- 1982-11-19 JP JP57202944A patent/JPS5994143A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269588A (ja) * | 1990-03-20 | 1991-12-02 | Yamaha Corp | 電子楽器 |
| JPH04172526A (ja) * | 1990-11-07 | 1992-06-19 | Toshiba Corp | 浮動小数点除算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413734B2 (ja) | 1992-03-10 |
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