JPS5994455A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5994455A JPS5994455A JP58202599A JP20259983A JPS5994455A JP S5994455 A JPS5994455 A JP S5994455A JP 58202599 A JP58202599 A JP 58202599A JP 20259983 A JP20259983 A JP 20259983A JP S5994455 A JPS5994455 A JP S5994455A
- Authority
- JP
- Japan
- Prior art keywords
- shows
- electrode
- type
- memory cell
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモ１ハ とくに１トランジスタ型メ
モリセルを用いた半導体メモリに関する。
モリセルを用いた半導体メモリに関する。
従来、トランジスタ型メモリセルを用いた半導体メモリ
が実用化されているが、より高集積化したメモリセルを
製造する上には限定がある。
が実用化されているが、より高集積化したメモリセルを
製造する上には限定がある。
本発明は、より高集積化可能なメモリセルを有する半導
体メモリを提供することを目的とする。
体メモリを提供することを目的とする。
このため、本発明では、たで型接合型電界効果トランジ
スタ（Ｊ ＦＥＴ ）を用いることにより高集ｆ＊度蓄
積部をレイアウト可能ならしめる。
スタ（Ｊ ＦＥＴ ）を用いることにより高集ｆ＊度蓄
積部をレイアウト可能ならしめる。
第１図は、提供するメモリセルアレーの平面図を示し、
Ｃ１１乃至Ｃ４４はメモリ信号蓄積部の配列を示し、Ｗ
ｌ乃至Ｗ４はワード線、Ｄｌ乃至Ｄ４はデータ線、Ｔ１
１乃至Ｔ４４は転送電極を示す。
Ｃ１１乃至Ｃ４４はメモリ信号蓄積部の配列を示し、Ｗ
ｌ乃至Ｗ４はワード線、Ｄｌ乃至Ｄ４はデータ線、Ｔ１
１乃至Ｔ４４は転送電極を示す。
第２図は、第１図のＡ−Ａ ’部の断面を示し、たて型
ＪＦＥＴで構成する転送電極の構造を示している。すな
わち、半導体基板１上に、ワード線３および転送トラン
ジスタ５が示されている。２および４は層間絶縁膜であ
る。転送トランジスタ５は、Ｐチャンネルたて型ＪＦＥ
Ｔである。すなわちチャネル部（５）はＰ型環電層であ
り、ワード線３はｎ型ゲート電極に形成する。チャネル
部５は基板１上に選択エビで形成された単結晶であり、
このエビ層内にワード線３のｎ型不純物が拡散されてき
て、ＰＮ接合面６が形成されている。
ＪＦＥＴで構成する転送電極の構造を示している。すな
わち、半導体基板１上に、ワード線３および転送トラン
ジスタ５が示されている。２および４は層間絶縁膜であ
る。転送トランジスタ５は、Ｐチャンネルたて型ＪＦＥ
Ｔである。すなわちチャネル部（５）はＰ型環電層であ
り、ワード線３はｎ型ゲート電極に形成する。チャネル
部５は基板１上に選択エビで形成された単結晶であり、
このエビ層内にワード線３のｎ型不純物が拡散されてき
て、ＰＮ接合面６が形成されている。
第３図乃至第５図は、たて型ＪＦＥＴを転送電極とする
メモリセルの３種類の実施例について示している。いず
れもｐ型半導体基板１上に、ｎ型ウェル１８を形成し、
ウェル上にメモリセルアレーを構成している。
メモリセルの３種類の実施例について示している。いず
れもｐ型半導体基板１上に、ｎ型ウェル１８を形成し、
ウェル上にメモリセルアレーを構成している。
第３図は、蓄積部としてＭＩＳキャノくシタを、たて型
ＪＦＥＴ上に積み上げたメモリセルの実施例で、７はデ
ータ線、８は信号蓄積部、９はＭＩＳキャパシタを形成
する絶縁膜、１０は蓄積部のアイソレーション、１１は
蓄積電極を示す。
ＪＦＥＴ上に積み上げたメモリセルの実施例で、７はデ
ータ線、８は信号蓄積部、９はＭＩＳキャパシタを形成
する絶縁膜、１０は蓄積部のアイソレーション、１１は
蓄積電極を示す。
第４図は、蓄積部としてＰＮ接合容量を用いた実施例で
、ＰＮ接合は、ｎ型ウェル１８内と、ｐ型不純物層１３
とから形成される。この場合ｎ型ウェル１８をプレート
電極として使う。１４はデータ線電極である。
、ＰＮ接合は、ｎ型ウェル１８内と、ｐ型不純物層１３
とから形成される。この場合ｎ型ウェル１８をプレート
電極として使う。１４はデータ線電極である。
第５図は、蓄積部として埋め込みＭＩＳキャノ（シタを
用いた実施例で、蓄積電極は、セルアイソレーションと
して基板に溝を堀った部分へ埋め込み、ＭＩＳキャパシ
タもたて型にしている。１５はセルアイソレーションの
底部にドープしたｎ型不純物層、１６はＭＩＳキャパシ
タを形成する絶縁膜、１７は蓄積電流を示している。
用いた実施例で、蓄積電極は、セルアイソレーションと
して基板に溝を堀った部分へ埋め込み、ＭＩＳキャパシ
タもたて型にしている。１５はセルアイソレーションの
底部にドープしたｎ型不純物層、１６はＭＩＳキャパシ
タを形成する絶縁膜、１７は蓄積電流を示している。
第６図は、第３図乃至第５図の提供したメモリセルを、
回路的記号を用いて示した図で、ワード線、データ線お
よびプレート電極と、メモリセルを構成するたで型ＪＦ
ＥＴおよびキャパシタの関係をあきらかに示したもので
ある。
回路的記号を用いて示した図で、ワード線、データ線お
よびプレート電極と、メモリセルを構成するたで型ＪＦ
ＥＴおよびキャパシタの関係をあきらかに示したもので
ある。
第７図は、メモリセルにＭＩＳキャパシタを用いたとき
のメモリ動作時の各電極の電位関係を書き込み、蓄積お
よび読み出し時に分けて示している。ｖｃｃは電源電圧
、０は接地電位である。 ｎ型ウェルは■ｃｏが常に印
加されている。 ｐチャンネルたて型ＪＦＥＴを用いて
いることから、蓄積電荷はｐ型キャリアすなわち正孔で
ある。各動作時で、プレート電極はつねに接地電位０で
あり、ワード線電極は、蓄積時のみ転送篭憾のたて型Ｊ
ＦＥＴをＯＦＦにするため２■ｃｏを印加し、書き込み
および読み出し時はＯＮにするためＶ。。
のメモリ動作時の各電極の電位関係を書き込み、蓄積お
よび読み出し時に分けて示している。ｖｃｃは電源電圧
、０は接地電位である。 ｎ型ウェルは■ｃｏが常に印
加されている。 ｐチャンネルたて型ＪＦＥＴを用いて
いることから、蓄積電荷はｐ型キャリアすなわち正孔で
ある。各動作時で、プレート電極はつねに接地電位０で
あり、ワード線電極は、蓄積時のみ転送篭憾のたて型Ｊ
ＦＥＴをＯＦＦにするため２■ｃｏを印加し、書き込み
および読み出し時はＯＮにするためＶ。。
電位である。データ線電極は、書き込み”１”（正孔キ
ャリア蓄積）の場合、■ｃｃ電位％ ０電位で、蓄積時
はフローティングとなり電位（は関係ない。読み出し時
は、はじめＯ電位であるが、転送電極がＯＮした後は、
”１”の場合はＶ。。電位に、また”０”の場合はＯ電
位へと増幅される。
ャリア蓄積）の場合、■ｃｃ電位％ ０電位で、蓄積時
はフローティングとなり電位（は関係ない。読み出し時
は、はじめＯ電位であるが、転送電極がＯＮした後は、
”１”の場合はＶ。。電位に、また”０”の場合はＯ電
位へと増幅される。
さらにメモリセルにＰＮ接合を用いたとき、すなわち第
４図のセルでは、ｎ型ウェル１８をプレート電極として
使い、電位は■。０であるが、 データ線電極およびワ
ード電極の電位は、第７図に示した電位を用いることに
よって、メモリセルを動作する。
４図のセルでは、ｎ型ウェル１８をプレート電極として
使い、電位は■。０であるが、 データ線電極およびワ
ード電極の電位は、第７図に示した電位を用いることに
よって、メモリセルを動作する。
第８図乃至第１６図る用いて、第５図に示したメモリセ
ルを代表として、その製造方法を述べる。
ルを代表として、その製造方法を述べる。
第８図は、ｐ型半導体基板１上に、メモリセルアレーを
構成するウェル領域を形成するためホトレジスト２でパ
ターニングし、基板１表面を反応性スパッタエッチで削
り、段差３を形成し、しかる後ｎ型ウェル形成のために
ｎ型不純物たとえばりん元素をイオン打込み法でドープ
する。段差３はアレー上にたて型ＪＦＥＴを積み上げる
ため、基板表面を周辺よりも低くして、仕上り後の平坦
化をおこなうためであり、反応性スノくツタエッチの他
に、選択酸化法を用いることも可能である。
構成するウェル領域を形成するためホトレジスト２でパ
ターニングし、基板１表面を反応性スパッタエッチで削
り、段差３を形成し、しかる後ｎ型ウェル形成のために
ｎ型不純物たとえばりん元素をイオン打込み法でドープ
する。段差３はアレー上にたて型ＪＦＥＴを積み上げる
ため、基板表面を周辺よりも低くして、仕上り後の平坦
化をおこなうためであり、反応性スノくツタエッチの他
に、選択酸化法を用いることも可能である。
第９図は、しかる後、ウェル拡散の熱工程を経てウェル
５を形成し、表面酸化膜６を薄く形成し、シリコンナイ
トライド膜７をデポし、周辺アイソレーションを形成す
るためホトレジスト８で）（ターニングし、アイソレー
ション部にｎ型不純物９たとえばボロン元素をイオン打
込み法でドープしたところまでを示している。
５を形成し、表面酸化膜６を薄く形成し、シリコンナイ
トライド膜７をデポし、周辺アイソレーションを形成す
るためホトレジスト８で）（ターニングし、アイソレー
ション部にｎ型不純物９たとえばボロン元素をイオン打
込み法でドープしたところまでを示している。
第１０図は、アイソレーション１０を選択酸化法で形成
し、メモリセルのアイソレーションヲ形成するためホト
レジスト１１でパターニングしたところまでを示してい
る。
し、メモリセルのアイソレーションヲ形成するためホト
レジスト１１でパターニングしたところまでを示してい
る。
第１１図は、メモリセルのアイソレーション部をスパッ
タエッチで溝を形成し、溝の底部にセルアイソレーショ
ン部にｎ型不純物１またとえばりん元素をイオン打込み
法でドープし、溝の壁面に熱酸化法で酸化膜１３を形成
し、ポ１Ｊｓｉ１４をデボし、ポリＳｉの抵抗を下げる
ためｎ型不純物たとえばつんあるいはヒ素をドープし、
蓄積電極を形成するためホトレジスト１５でパターニン
グしたきころまでを示している。
タエッチで溝を形成し、溝の底部にセルアイソレーショ
ン部にｎ型不純物１またとえばりん元素をイオン打込み
法でドープし、溝の壁面に熱酸化法で酸化膜１３を形成
し、ポ１Ｊｓｉ１４をデボし、ポリＳｉの抵抗を下げる
ためｎ型不純物たとえばつんあるいはヒ素をドープし、
蓄積電極を形成するためホトレジスト１５でパターニン
グしたきころまでを示している。
第１２図は、蓄積電極１６を形成した後、蓄積電極の周
辺に層間絶縁膜１７を熱酸化法で形成したところまでを
示している。このとき基板表面上にはシリコンナイトラ
イド膜７が残っているため酸化膜の成長はおこらず、蓄
積電極１６の周囲のみに層間絶縁膜が形成されることに
なる。
辺に層間絶縁膜１７を熱酸化法で形成したところまでを
示している。このとき基板表面上にはシリコンナイトラ
イド膜７が残っているため酸化膜の成長はおこらず、蓄
積電極１６の周囲のみに層間絶縁膜が形成されることに
なる。
第１３図は、表面に露出しているシリコンナイトライド
膜を除去した後、ポリ５ｉ１８をデボし、ｎ型不純物た
とえばヒ素あるいはりんをドープし、ワード線電極を形
成するためホトレジスト１９でパターニングしたところ
までを示している。
膜を除去した後、ポリ５ｉ１８をデボし、ｎ型不純物た
とえばヒ素あるいはりんをドープし、ワード線電極を形
成するためホトレジスト１９でパターニングしたところ
までを示している。
第１４図は、ワード線電極２０を形成した後、拡散層２
１をｎ型不純物たとえばヒ素あるいはりん等をイオン打
込み法で形成し、蓄積電極１６の電位取り出し部２２の
層間絶縁膜１７をホトエッチ法を用いて除去しておき、
層間絶縁膜２３としてＣＶＩ）絶縁膜たとえばＰＳＧを
デボし、たて型ＪＦＥＴを形成するためホトレジスト２
４でパターニングしたところまでを示している。
１をｎ型不純物たとえばヒ素あるいはりん等をイオン打
込み法で形成し、蓄積電極１６の電位取り出し部２２の
層間絶縁膜１７をホトエッチ法を用いて除去しておき、
層間絶縁膜２３としてＣＶＩ）絶縁膜たとえばＰＳＧを
デボし、たて型ＪＦＥＴを形成するためホトレジスト２
４でパターニングしたところまでを示している。
第１５図は、たて型Ｊ’ Ｆ Ｅ Ｔを形成する部分の
層間絶縁膜２３、ボＩＪＳｉ２０および表面酸化膜６を
たとえばスパッタエッチ法およびケミカルエッチ法を用
いて除去した後、選択エビ法で結晶成長させ、同時にｎ
型不純物をドープしておき、チャネル部２５を形成し、
この後熱工程を施しＰＮ接合面をチャネル部２５の選択
エビ領域内に形成し、接触孔を形成するためにホトレジ
スト２６でパターニングしたところまでを示している。
層間絶縁膜２３、ボＩＪＳｉ２０および表面酸化膜６を
たとえばスパッタエッチ法およびケミカルエッチ法を用
いて除去した後、選択エビ法で結晶成長させ、同時にｎ
型不純物をドープしておき、チャネル部２５を形成し、
この後熱工程を施しＰＮ接合面をチャネル部２５の選択
エビ領域内に形成し、接触孔を形成するためにホトレジ
スト２６でパターニングしたところまでを示している。
第１６図は、接触孔２７−１乃至２７−４を形成した後
、ＡＩ！蒸着をおこないホトレジストでパターニングし
て、２８−１乃至２８−３を形成したところまでを示し
、たで型Ｊ Ｐ” Ｅ Ｔを有するメモリセルの完成を
示している。
、ＡＩ！蒸着をおこないホトレジストでパターニングし
て、２８−１乃至２８−３を形成したところまでを示し
、たで型Ｊ Ｐ” Ｅ Ｔを有するメモリセルの完成を
示している。
以上たて型ＪＦＥＴを用いたメモリセルとその製造方法
の１実施例を示したが、製造方法としても種々の変形が
あり得ることに注意しなければならない。
の１実施例を示したが、製造方法としても種々の変形が
あり得ることに注意しなければならない。
以下第１７図乃至第２０図を用いて、たて型ＪＦＥＴの
製造方法の他の実施例を示す。
製造方法の他の実施例を示す。
第１７図は、ｐ型シリコン基板１上に、ｎ型・不純物の
拡散層領域２を設け、順次、ＣＶＤ−８ｉｎ２膜３、ｐ
型溝電型の多結晶シリコン膜４． ＣＶＤ−８ｉｎ２膜
５を設けたところまでを示す。
拡散層領域２を設け、順次、ＣＶＤ−８ｉｎ２膜３、ｐ
型溝電型の多結晶シリコン膜４． ＣＶＤ−８ｉｎ２膜
５を設けたところまでを示す。
・■１８図は、しかる後、反応性スパッタエツチング技
術を用いて、拡散層領域２上の領域６の部分のＣＶＤ−
８ｉｎ２膜５、多結晶シリコン膜４およびＣＶＤ−８ｉ
ｎ２膜３を順次除去したところまでを示す。
術を用いて、拡散層領域２上の領域６の部分のＣＶＤ−
８ｉｎ２膜５、多結晶シリコン膜４およびＣＶＤ−８ｉ
ｎ２膜３を順次除去したところまでを示す。
第１９図は、しかる後、選択エビ成長をおこなイ％ 第
１ ”図における領域６の、エツチング除去された空間
に、基板１より成長したシリコン・エビ層７を形成した
ところまでを示す。このエビ層７は、不純物を低濃度に
拡散したｎ型導電層にする。
１ ”図における領域６の、エツチング除去された空間
に、基板１より成長したシリコン・エビ層７を形成した
ところまでを示す。このエビ層７は、不純物を低濃度に
拡散したｎ型導電層にする。
８２０図は、しかる後、多結晶シリコン膜４内のｐ型溝
電型の不純物が、エビ層７内に拡散してきて、ＰＮ接合
８−１および８−２を形成したところまでを示している
。
電型の不純物が、エビ層７内に拡散してきて、ＰＮ接合
８−１および８−２を形成したところまでを示している
。
しかる後、エビ層７上に電極を設け、多結晶ポ！ＪＳｉ
４をゲートとして、たて型Ｊ−ＦＥＴを実現した。
４をゲートとして、たて型Ｊ−ＦＥＴを実現した。
たて型Ｊ−ＦＥＴの構造を詳しく述べれば、エビ層７の
ｎ型不純物は１０１６ｃｍ−”の濃度で、ＰＮ接合８−
１および８−２間の距離は１μｍ程度である。層３．４
および５の膜厚はそれぞれ０．５μｍに形成しである。
ｎ型不純物は１０１６ｃｍ−”の濃度で、ＰＮ接合８−
１および８−２間の距離は１μｍ程度である。層３．４
および５の膜厚はそれぞれ０．５μｍに形成しである。
また、製造方法について、以下に述べるいくつかの注意
をした。
をした。
（１）基板１に対するエビ領域７の面積が小さいため、
低温の選択エビをおこなった。その結果、多結晶シリコ
ン４からのエビ成長も進み、エビ領域７は、部分的に多
結晶化している。
低温の選択エビをおこなった。その結果、多結晶シリコ
ン４からのエビ成長も進み、エビ領域７は、部分的に多
結晶化している。
（２）選択エビ領域７のｎ型不純物ドーグは、エビ成長
後、イオン打込み法によっておこなった。
後、イオン打込み法によっておこなった。
（３）選択エビ領域７の納品性回復と、打込み不純物の
活性化・再分布のために、不純物ドープ後レーザーアニ
ールをおこなった。その結果、選択エビ領域７のみなら
ず、接する多結晶シリコン４までの結晶化が進んだ。
活性化・再分布のために、不純物ドープ後レーザーアニ
ールをおこなった。その結果、選択エビ領域７のみなら
ず、接する多結晶シリコン４までの結晶化が進んだ。
（４）ＰＮ接合面８−１および８−２の位置を、結晶性
のよい選択エビ領域７内に形成し、良好なＰＮ接合特性
を得るために、多結晶シリコン膜４からの不純物拡散は
通常の熱拡散法で制御した。
のよい選択エビ領域７内に形成し、良好なＰＮ接合特性
を得るために、多結晶シリコン膜４からの不純物拡散は
通常の熱拡散法で制御した。
以上の製造方法により、これまで実現されていなかった
たて型Ｊ−ＦＥＴを実現し、Ｊ−ＦＥＴの高集積化を可
能ならしめた。たて型Ｊ−ＦＥＴの寸法をさらに小さく
形成し、ＰＮ接合面８−１および８−２間の距離を０．
５μｍで形成したときは、選択エビ領域７すなわちチャ
ネル部分のｎ型不純物はＩＱｃｍ’の濃度にした。
たて型Ｊ−ＦＥＴを実現し、Ｊ−ＦＥＴの高集積化を可
能ならしめた。たて型Ｊ−ＦＥＴの寸法をさらに小さく
形成し、ＰＮ接合面８−１および８−２間の距離を０．
５μｍで形成したときは、選択エビ領域７すなわちチャ
ネル部分のｎ型不純物はＩＱｃｍ’の濃度にした。
なお以上の製法はｐチャネルＪ−ＦＥＴについて説明し
たが、ｎチャネルＪ−ＦＥＴが可能なことは勿論である
。
たが、ｎチャネルＪ−ＦＥＴが可能なことは勿論である
。
以上、本発明を要約すると、
（１） メモリセルの蓄積部をレイアウト上セルアイ
ろレーション以外は余地なく配列し、高集積化可能なメ
モリセルを提供した。
ろレーション以外は余地なく配列し、高集積化可能なメ
モリセルを提供した。
（２）転送電極は、蓄積部と重なるため、たて型ＪＦＥ
Ｔを用いて、高集積化を実現した。
Ｔを用いて、高集積化を実現した。
（３）ｎ型ウェルを用いることにより、たて型ＪＦ、Ｅ
Ｔの動作を、周辺素子の動作と同じ極性すなわちプラス
の電位のみで動作させることを可能にした。
Ｔの動作を、周辺素子の動作と同じ極性すなわちプラス
の電位のみで動作させることを可能にした。
また提供したメモリセルは、ｎ型ウェルを使用し電源電
圧■ｃｃ（プラス）を印加しているため、たとえばα線
などの照射により発生する電子・正孔対が蓄積信号を
乱する障害を除去することが可能である。さらに、本メ
モリセルの配列は、２交点方式が容易に可能であり、デ
ータ疎の容量カップルによる雑音の除去も可能である。
圧■ｃｃ（プラス）を印加しているため、たとえばα線
などの照射により発生する電子・正孔対が蓄積信号を
乱する障害を除去することが可能である。さらに、本メ
モリセルの配列は、２交点方式が容易に可能であり、デ
ータ疎の容量カップルによる雑音の除去も可能である。
第１図から第・２０図は本発明の詳細な説明図である。
第 １ 図
第２図
第 ３ 図
第４図
第 ５ 図
％ ２ 図
メｔり會ｉ作−１ｑ４ｔ＆つｔ作闇係
第 ８ 図
猶 ｑ 図
盲 ／θ 図
第 ｌｌ 図
第 １２ 図
！ｆＪ１３図
充７４図
第 １５ 図
Claims (1)
- １、半導体基板表面に垂直な方向に配置されたチャンネ
ル部を有する接合型電界効果トランジスタと、該トラン
ジスタに接続されたメモリ情報蓄積用キャパシタであっ
て、該トランジスタのゲート電極の上方又は下方に設け
られたキャパシタからなるメモリセルを有する半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202599A JPS5994455A (ja) | 1983-10-31 | 1983-10-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202599A JPS5994455A (ja) | 1983-10-31 | 1983-10-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994455A true JPS5994455A (ja) | 1984-05-31 |
Family
ID=16460124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202599A Pending JPS5994455A (ja) | 1983-10-31 | 1983-10-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994455A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446490A (en) * | 1977-09-19 | 1979-04-12 | Handotai Kenkyu Shinkokai | Semiconductor memory |
| JPS5447587A (en) * | 1977-09-22 | 1979-04-14 | Handotai Kenkyu Shinkokai | Semiconductor memory |
| JPS5474380A (en) * | 1977-11-26 | 1979-06-14 | Nippon Gakki Seizo Kk | Semiconductor memory and its manufacture |
-
1983
- 1983-10-31 JP JP58202599A patent/JPS5994455A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446490A (en) * | 1977-09-19 | 1979-04-12 | Handotai Kenkyu Shinkokai | Semiconductor memory |
| JPS5447587A (en) * | 1977-09-22 | 1979-04-14 | Handotai Kenkyu Shinkokai | Semiconductor memory |
| JPS5474380A (en) * | 1977-11-26 | 1979-06-14 | Nippon Gakki Seizo Kk | Semiconductor memory and its manufacture |
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