JPS5995647A - 可変ビツト数シフタ - Google Patents
可変ビツト数シフタInfo
- Publication number
- JPS5995647A JPS5995647A JP20572882A JP20572882A JPS5995647A JP S5995647 A JPS5995647 A JP S5995647A JP 20572882 A JP20572882 A JP 20572882A JP 20572882 A JP20572882 A JP 20572882A JP S5995647 A JPS5995647 A JP S5995647A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- shifter
- bits
- data
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、可変ビット数シック、特に、任意、の予め設
定されたビット数のシフトを行なうことができる可変ビ
ット数シフタに関する。
定されたビット数のシフトを行なうことができる可変ビ
ット数シフタに関する。
一般に、シフト動作は、情報処理において頻繁に行なわ
れるものでアシ、その−例として浮動小数点加減算での
桁合せがある。
れるものでアシ、その−例として浮動小数点加減算での
桁合せがある。
二進浮動小数点のデータ形式は一般に指数部ｍビットと
仮数部ｎビットによシ構成され、二進浮動小数点の加減
算を打力う場合には仮数の桁合せが必要となる。仮数の
桁合せは加減非を行なう２つの浮動小数点データの指数
を比較して小さい方のデータの仮数を指数の差だけシフ
トすることによって達成される。
仮数部ｎビットによシ構成され、二進浮動小数点の加減
算を打力う場合には仮数の桁合せが必要となる。仮数の
桁合せは加減非を行なう２つの浮動小数点データの指数
を比較して小さい方のデータの仮数を指数の差だけシフ
トすることによって達成される。
従来の仮数の桁合せは、ソフトウェアによシ行なわれて
いた。
いた。
次に、従来の仮数の桁合せについて図面を用いて説明す
る。
る。
第１図は、従来の仮数の桁合ぜの動作を示す７０−チャ
ートでおる。
ートでおる。
処理ステップａでは、レジスタＡに桁合せをする前の仮
数を格納する。
数を格納する。
次の処理ステップｂでは、レジスタＢにシフト数つまシ
シフトすべきビット数を格納する。
シフトすべきビット数を格納する。
処理ステップＱでは、レジスタＢがゼロかどうかを判定
してゼロでなければ次の処理ステップｄヘ進む。
してゼロでなければ次の処理ステップｄヘ進む。
処理ステップｄではレジスタＡの内容を１ビツトシフト
する。
する。
処理ステップｅではレジスタＢの内容を１チクリメント
して処理ステップＣへ戻る。例えばシフト数がム１０〃
であれば処理ステップ（ｚ、ｄ、ｅが１０回繰シ返され
て、レジスタＡの内容が１０ビツトシフトされることに
なる。従って、桁合せするだめのシフト数が多くなれば
それに比例して実行時間を要することになる。
して処理ステップＣへ戻る。例えばシフト数がム１０〃
であれば処理ステップ（ｚ、ｄ、ｅが１０回繰シ返され
て、レジスタＡの内容が１０ビツトシフトされることに
なる。従って、桁合せするだめのシフト数が多くなれば
それに比例して実行時間を要することになる。
浮動小数点データの加減算において、仮数の桁合せは、
仮数の力１減算を実施する前に行なわれなければ々らな
いもので仮数の桁合せに要する時間が多く々れば全体的
な浮動小数点加減算の実行速度が劣化してしまうという
欠点があった。
仮数の力１減算を実施する前に行なわれなければ々らな
いもので仮数の桁合せに要する時間が多く々れば全体的
な浮動小数点加減算の実行速度が劣化してしまうという
欠点があった。
本発明の目的は、実行速度を向上できる可変ビット数シ
フタを提供することにある。
フタを提供することにある。
すなわち、本発明の目的は、上記の不都合な点に鑑みて
なされたもので、予め設定された任意のビット数のシフ
トを行なう場合にソフトウェアで繰シ返し行なうことは
せずに高速に所定ビット数のシフトを行なうことができ
る可変ビット数シフメを提供することにある。
なされたもので、予め設定された任意のビット数のシフ
トを行なう場合にソフトウェアで繰シ返し行なうことは
せずに高速に所定ビット数のシフトを行なうことができ
る可変ビット数シフメを提供することにある。
本発明の可変ビット数シフタは、シフトすべきシフト数
を示すｎビット長の二進情報を記憶する記憶手段と、前
記二進情報の各ビットに対応して設けられそれぞれ２
’ （ｎ−ｉ〉ｉ〉ｏ ）ビットのシフトを行なうか否
かが対応する第１番目のビットの値に従って制御される
縦続接続されたｎ個のピットシフタとを含んで構成され
る。
を示すｎビット長の二進情報を記憶する記憶手段と、前
記二進情報の各ビットに対応して設けられそれぞれ２
’ （ｎ−ｉ〉ｉ〉ｏ ）ビットのシフトを行なうか否
かが対応する第１番目のビットの値に従って制御される
縦続接続されたｎ個のピットシフタとを含んで構成され
る。
すなわち、本発明の可変ビット数シフタは、シフト数を
示すｎビット長の記憶手段とｎ個の２１ビツトシフタ（
ｉＵｏからｎ−１までの数）とを有し、前記記憶手段の
各ｉビットの値によシ２ｉピットシフタが入力データを
２′ ビット分シフトするかまたは入力データをそのま
ま出力することで、前記記憶手段で表現し得る０から２
ｎ−１までの任意数シフトするように構成される。
示すｎビット長の記憶手段とｎ個の２１ビツトシフタ（
ｉＵｏからｎ−１までの数）とを有し、前記記憶手段の
各ｉビットの値によシ２ｉピットシフタが入力データを
２′ ビット分シフトするかまたは入力データをそのま
ま出力することで、前記記憶手段で表現し得る０から２
ｎ−１までの任意数シフトするように構成される。
次に、本発明の実施例について、図面を用いて説明する
。
。
第２図は、本発明の一実施例を示すブロック図であシ、
第３図は第２図に示す２ビツトシフタの一具体例を示す
回路図である。
第３図は第２図に示す２ビツトシフタの一具体例を示す
回路図である。
レジスタ１にシフト動作におけるシフト数を示す二進情
報を記憶するものである。前記レジスタ１は最下位のビ
ット２、最下位から２番目のビット３、最下位から３番
目のビット４、最下位から４番目のビット５と最上位の
ビット６との計５ビットで構成され電０〃からすＩＮま
での数を表現し得る。
報を記憶するものである。前記レジスタ１は最下位のビ
ット２、最下位から２番目のビット３、最下位から３番
目のビット４、最下位から４番目のビット５と最上位の
ビット６との計５ビットで構成され電０〃からすＩＮま
での数を表現し得る。
従って、前記レジスタ１は０ビツトシフト（シフト動作
なし）から３１ビツトシフトまでのいずれか一つを指定
することができる。
なし）から３１ビツトシフトまでのいずれか一つを指定
することができる。
１６ピツトシフク１１はデータノ（ス１２上のデータを
１６ビツトシフトするかまたはシフトを行なわずに次段
の８ビツトシツク１０にデータを送るものでおる。８ビ
ツトシフタ１０は前記１６ビツトシフタ１１からの出力
データを８とレトシフトするかまたはシフトを行なわず
に次段の４ビツトシフタ９にデータを送るものである。
１６ビツトシフトするかまたはシフトを行なわずに次段
の８ビツトシツク１０にデータを送るものでおる。８ビ
ツトシフタ１０は前記１６ビツトシフタ１１からの出力
データを８とレトシフトするかまたはシフトを行なわず
に次段の４ビツトシフタ９にデータを送るものである。
４ビツトシフタ９は前記８ビツトシフタ１０からの出力
データを４ビツトシフトするかまたはシフトを行なわず
に次段の２ビツトシフタ８にデータを送るものである。
データを４ビツトシフトするかまたはシフトを行なわず
に次段の２ビツトシフタ８にデータを送るものである。
２ビツトシフタ８は前記４ビツトシフタ９からの出力デ
ータを２ビツトシフトするかまたはシフトを行なわずに
次段の１ビツトシフタ７にデータを送るものである。１
ビツトシフタ７は前記２ビツトシフタ８からの出力デー
タを１ビツトシフトするかまたはシフトを行なわずにデ
ータバス１３にデータを送るものである。
ータを２ビツトシフトするかまたはシフトを行なわずに
次段の１ビツトシフタ７にデータを送るものである。１
ビツトシフタ７は前記２ビツトシフタ８からの出力デー
タを１ビツトシフトするかまたはシフトを行なわずにデ
ータバス１３にデータを送るものである。
前記レジスタ１の最下位のビット２の内容はＪ１ビット
シフタ７が１ビツトシフトを行なうかシフトを行左わガ
いかを示す制御信号として働く。
シフタ７が１ビツトシフトを行なうかシフトを行左わガ
いかを示す制御信号として働く。
同様にして最下位から２番目のビット３、最下位から３
番目のビット４、最下位から４番目のビット５、最上位
のビット６はそれぞれ２ビツトシフタ８．４ビツトシフ
タ９．８ビツトシフタ１０．１６ビツトシフタ１１のシ
フト動作に関する制御信号として働く。
番目のビット４、最下位から４番目のビット５、最上位
のビット６はそれぞれ２ビツトシフタ８．４ビツトシフ
タ９．８ビツトシフタ１０．１６ビツトシフタ１１のシ
フト動作に関する制御信号として働く。
これらの２ｉピツ）（ｉは任意の０以上の整数とする。
）のシフトを行なうビットシフタのうち前記２ビツトシ
フタ８を取シ挙げて、その具体的な回路を第３図を参照
して説明する。
フタ８を取シ挙げて、その具体的な回路を第３図を参照
して説明する。
第３図に示す２ビツトシフタ８は第２図における前段の
４ビツトシフタ９とはデータを入力するためのデータバ
スの各ビット線ＡＯ〜Ａ３・・・に接続され、次段の１
ビツトシフタへデータを出力するためにデータバスの各
ビット線Ｂｏ−Ｂｓ・・・にす制御信号は第３図におい
てシフト制御信号１４として示されている。
４ビツトシフタ９とはデータを入力するためのデータバ
スの各ビット線ＡＯ〜Ａ３・・・に接続され、次段の１
ビツトシフタへデータを出力するためにデータバスの各
ビット線Ｂｏ−Ｂｓ・・・にす制御信号は第３図におい
てシフト制御信号１４として示されている。
前記シフト制御信号１４が ％１＃のときにはゲート１
５．１６，１７．１８が開き、％０〃のときにはインバ
ータ１９を介してゲート２０，２１，２２２３が開く。
５．１６，１７．１８が開き、％０〃のときにはインバ
ータ１９を介してゲート２０，２１，２２２３が開く。
ゲート１５〜１８とゲート２０〜２３とは前記シフト制
御信号１４によって排他的に開閉する。
御信号１４によって排他的に開閉する。
前記シフト制御信号１４が東ＯＮのときには、ゲート２
０〜２３が開き、ゲート１５〜１８が閉しることによυ
ビット線ＡＯはピット線Ｂｏヘビット線Ａｌはビット線
Ｂ１ヘビット線Ａ３はビット線Ｂ３へとデータが流れシ
フト動作は行なわれない。
０〜２３が開き、ゲート１５〜１８が閉しることによυ
ビット線ＡＯはピット線Ｂｏヘビット線Ａｌはビット線
Ｂ１ヘビット線Ａ３はビット線Ｂ３へとデータが流れシ
フト動作は行なわれない。
これに対して、前記シフト制御信号１４が％ＩＩのとき
には、ゲート１５〜工８が開き、ゲート２０〜２３が閉
じることによシ、ビット線ＢＯとＢ１にはゼロを示すデ
ータが出力され、ピッ）ｉＡ。
には、ゲート１５〜工８が開き、ゲート２０〜２３が閉
じることによシ、ビット線ＢＯとＢ１にはゼロを示すデ
ータが出力され、ピッ）ｉＡ。
はビット線Ｂ２へ、ビット線ＡＩはビット線Ｂ３へとデ
ータが流れ、２ビットシフト動作を行なうことになる。
ータが流れ、２ビットシフト動作を行なうことになる。
２ビツトシフタ８以外の２１ ビットシフタについても
同様な構成によシ容易に実現できる。
同様な構成によシ容易に実現できる。
次に、第２図に示す実施例の動作を詳細に説明する。
ここでは前記レジスタ１内の各ビット２〜６の内容がｓ
ｌｓのときには各ビット２〜６に対応した各ビットシフ
タ７〜１１が定められたビット数分のシフト動作を行に
い、亀０〃のときにはシフト動作を行なわないものとし
て以下に２１ビツトシフトの場合について動作を説明す
る。
ｌｓのときには各ビット２〜６に対応した各ビットシフ
タ７〜１１が定められたビット数分のシフト動作を行に
い、亀０〃のときにはシフト動作を行なわないものとし
て以下に２１ビツトシフトの場合について動作を説明す
る。
前記レジスタＩＫは％２１’を二進表示した％１０１０
１ ＃ が格納されていて、前記レジスフ内のビット２
、ビット４、ビット６の内容が％１〃でその他のビット
３、ビット５の内容Ｆｉ％ｏｌ／となっている。
１ ＃ が格納されていて、前記レジスフ内のビット２
、ビット４、ビット６の内容が％１〃でその他のビット
３、ビット５の内容Ｆｉ％ｏｌ／となっている。
ここで、前記データバス１２上のデータは前記１６ビツ
トシフタ１１に入力され、１６ビツトシフタ１１に対応
するビット６の内容が一１〃となっているために、１６
ビツトシフトされたデータが次段の前記８ピツトシフタ
１ｏに入力される。
トシフタ１１に入力され、１６ビツトシフタ１１に対応
するビット６の内容が一１〃となっているために、１６
ビツトシフトされたデータが次段の前記８ピツトシフタ
１ｏに入力される。
前記８ビツトシフタ１０に対応するビット５の内容が％
Ｏ〃となっているために８ビツトシフトされずに前記１
６ビツトシ７り１１で１６ビツトシフトされたデータが
そのまま次段の前記４ビツトシフタ９に入力される。
Ｏ〃となっているために８ビツトシフトされずに前記１
６ビツトシ７り１１で１６ビツトシフトされたデータが
そのまま次段の前記４ビツトシフタ９に入力される。
同様にして、前記４ビツトシフタ９において、４ビツト
シフトされることによって最初のデータが計２０ビット
シフトされて次段の前記２ピツトシフタ８に入力される
。
シフトされることによって最初のデータが計２０ビット
シフトされて次段の前記２ピツトシフタ８に入力される
。
前記２ビツトシ７り８においては、データのシフト動作
がなく、最終段の１ビツトシフタ７にそのままの２０ビ
ツトシフトされたデータが入力される。
がなく、最終段の１ビツトシフタ７にそのままの２０ビ
ツトシフトされたデータが入力される。
前記１ビットシフタ７において１ビア）シフトされるこ
とによって、前記データバス１２全通して入力された最
初のデータは２１ビツトシフトされて前記データバス１
３に出力される。
とによって、前記データバス１２全通して入力された最
初のデータは２１ビツトシフトされて前記データバス１
３に出力される。
同様にして、シフト数を示すレジスタ１が５ビツト長の
場合、各ビットに対応した１ビツトシフタから２４ ビ
ットシフタはそれぞれ対応するビットの値妙βｌｌのと
きに所定のビット数分だけ入力データをシフトし、１ｏ
〃のときに入力データをそのまま通過させる。
場合、各ビットに対応した１ビツトシフタから２４ ビ
ットシフタはそれぞれ対応するビットの値妙βｌｌのと
きに所定のビット数分だけ入力データをシフトし、１ｏ
〃のときに入力データをそのまま通過させる。
従って、入力データが２４ ビットシフタから２゜ビッ
トシフタまでを通って出力されるときには、５ビツトの
レジスタ１で表現できる１ＯＮからｕ３１〃 、Ｈでの
任意数分のシフトが達成されている。
トシフタまでを通って出力されるときには、５ビツトの
レジスタ１で表現できる１ＯＮからｕ３１〃 、Ｈでの
任意数分のシフトが達成されている。
このように、本発明によれば簡単な回路構成で任意ビッ
ト数のシフトが高速に実現可能となる。
ト数のシフトが高速に実現可能となる。
伺、上記実施例では５ビツト構成のレジスタと１ピツト
シ７り、２ビツトシ７り、４ビツトシツク、８ビツトシ
フタ、１６ビツトシフタとを用いて説明したために、シ
フトされるビット数の範囲は％０〜３１〃までであった
。しかし同様にしてレジスタのビット数を増やし、それ
に対応する２ｉとットシ７夕を付加していくことでシフ
トするビット数を容易に拡張することができる。
シ７り、２ビツトシ７り、４ビツトシツク、８ビツトシ
フタ、１６ビツトシフタとを用いて説明したために、シ
フトされるビット数の範囲は％０〜３１〃までであった
。しかし同様にしてレジスタのビット数を増やし、それ
に対応する２ｉとットシ７夕を付加していくことでシフ
トするビット数を容易に拡張することができる。
本発明の可変ビット数シフタは、ｎ個の独立したビット
シフタを縦続接続することにより ２１ビツトごとのシ
フトを行なうことができるので、シフトの実行速度を向
上できるという効果がある。
シフタを縦続接続することにより ２１ビツトごとのシ
フトを行なうことができるので、シフトの実行速度を向
上できるという効果がある。
第１図は従来の浮動小数点加減算における仮数桁合せを
行なうときのフローチャート、第２図は本発明の一実施
例を示すブロック図、第３図は第２図に示す２ビツトシ
フタの一具体例を示す回路図である。 １・・・・・・レジスタ、２・・・・・・最下位のビッ
ト、３・・・・・・最下位から２番目のビット、４・・
・・・・最下位から３番目のビット、５・・・・・・最
下位から４番目のピント、６・・・・・・最上位のビッ
ト、７・・・・・・１ビツトシフタ、８・・・・・・２
ビツトシフタ、９・・・・・・４ビツトシフタ、１０・
・・・・・８ピツトシフタ、１１・・・・・・１６ビツ
トシフタ、１２・・・・・・入力データバス、１３・・
・・・・圧力データバス、１４・・・・・・シフト制御
信号、１５〜１６・・・・・・ゲート、１７・・・・・
・インバータ、１８〜２１・・・・・・ゲート、ａ−ｅ
・・・・・・処理ステップ。 ｚ ３ 図
行なうときのフローチャート、第２図は本発明の一実施
例を示すブロック図、第３図は第２図に示す２ビツトシ
フタの一具体例を示す回路図である。 １・・・・・・レジスタ、２・・・・・・最下位のビッ
ト、３・・・・・・最下位から２番目のビット、４・・
・・・・最下位から３番目のビット、５・・・・・・最
下位から４番目のピント、６・・・・・・最上位のビッ
ト、７・・・・・・１ビツトシフタ、８・・・・・・２
ビツトシフタ、９・・・・・・４ビツトシフタ、１０・
・・・・・８ピツトシフタ、１１・・・・・・１６ビツ
トシフタ、１２・・・・・・入力データバス、１３・・
・・・・圧力データバス、１４・・・・・・シフト制御
信号、１５〜１６・・・・・・ゲート、１７・・・・・
・インバータ、１８〜２１・・・・・・ゲート、ａ−ｅ
・・・・・・処理ステップ。 ｚ ３ 図
Claims (1)
- シフトすべきシフト数を示すｎビット長の二進情報を記
憶する記憶手段と、前記二進情報の各ビットに対応して
設けられそれぞれ２ｉ（ｎ−１２ｉｋＯ）ビットのシフ
トを行なうか否かが対応する第１番目のビットの値に従
って制御される縦続接続されたｎ個のビットシフタとを
含むことを特徴とする可変ビット数シフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20572882A JPS5995647A (ja) | 1982-11-24 | 1982-11-24 | 可変ビツト数シフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20572882A JPS5995647A (ja) | 1982-11-24 | 1982-11-24 | 可変ビツト数シフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995647A true JPS5995647A (ja) | 1984-06-01 |
Family
ID=16511689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20572882A Pending JPS5995647A (ja) | 1982-11-24 | 1982-11-24 | 可変ビツト数シフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8744198B1 (en) * | 2007-11-20 | 2014-06-03 | Lucasfilm Entertainment Company Ltd. | Image compression and decompression |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750049A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Shifting circuit |
| JPS5991541A (ja) * | 1982-11-18 | 1984-05-26 | Toshiba Corp | デ−タシフト回路 |
-
1982
- 1982-11-24 JP JP20572882A patent/JPS5995647A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750049A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Shifting circuit |
| JPS5991541A (ja) * | 1982-11-18 | 1984-05-26 | Toshiba Corp | デ−タシフト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8744198B1 (en) * | 2007-11-20 | 2014-06-03 | Lucasfilm Entertainment Company Ltd. | Image compression and decompression |
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