JPS5995656A - 高速パタ−ン発生装置 - Google Patents
高速パタ−ン発生装置Info
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- JPS5995656A JPS5995656A JP57206736A JP20673682A JPS5995656A JP S5995656 A JPS5995656 A JP S5995656A JP 57206736 A JP57206736 A JP 57206736A JP 20673682 A JP20673682 A JP 20673682A JP S5995656 A JPS5995656 A JP S5995656A
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- Japan
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- variable frequency
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ーンの動きが周期性をもった高速アルゴリズミックパタ
ーン発生装置に関するものである。
ーン発生装置に関するものである。
従来、この種の演算機能を備えたパターン発生装置は第
１図、第２図のような構成になっている。第１図の装置
は、データメモリ１０１、データセレクタ１０２、レジ
ス５１０３、演算回路（以下ＡＬｔＪと称する）１０４
、制御回路１０５、クロック発生回路１０６からなって
おシ、パターンを１ステツプごとに順次演算発生してい
る。したがってパターン発生速度は装置内でもっとも動
作速度の遅い部分、通常ＡＬＵ１０４で制限されてしま
い高速のパターン発生は困難であった。
１図、第２図のような構成になっている。第１図の装置
は、データメモリ１０１、データセレクタ１０２、レジ
ス５１０３、演算回路（以下ＡＬｔＪと称する）１０４
、制御回路１０５、クロック発生回路１０６からなって
おシ、パターンを１ステツプごとに順次演算発生してい
る。したがってパターン発生速度は装置内でもっとも動
作速度の遅い部分、通常ＡＬＵ１０４で制限されてしま
い高速のパターン発生は困難であった。
第２図の装置は、データメモ！Ｊ２０１、データセレク
タ２０２、レジスタ２０３、ＡＬＵ２０４、制御回路２
０５、クロック発生回路２０６、シフトレジスタ２０７
からなっておシ、パターンデータの並列処理を行うこと
によって、高速パターンの発生を可能にしている。すな
わち、パターンを数ステップ１ブロックにまとめて並列
に演算処理し、結果をシフトレジスタ２０７に移して、
これから順次重カバターンとして送シ出すことにょシ演
算機能を保ちながら、ＡＬＵ２０４の動作速度による限
界を克服して高速パターン発生を実現している。いま１
ブロツクにまとめて、並列に同時に演算処理するステッ
プ数をｎ１シフトレジスタ２０７のシフトクロック２２
１をｆｓＭＨｚとし、シフトレジスタ２０１のロード信
号２２２とデータセレクタ２ｏ２、レジスタ２ｏ３、Ａ
ＬＵ２ｇ４などの動作速度をｆＡＭＨｚとすると、この
パターン発生装置がｆｓ廚ｉの速度でパターンを発生す
るには、 ｆｓ≦ｎｘｆ人 （通常ｆｓ／ｆＡｘｎ）となれはよい
。しかし、このような装置では、１ブロツクにまとめて
並列処理するステップ数ｎが固定されており、パターン
の動きの周期の基本長ｍが、ｎの約数でないと、ｎステ
ップのパターンの中ににステップ（工≦に５ｍ−１）の
ダミーパターンが必ず含まれ箋高速パターン発生の効果
を減殺してしまう。特に大容量メモ１．ｌＬＳＩ等の試
験におけるアドレスパターンの発生の場合等においては
、発生するパターン数が膨大な数となり、このダミーパ
ターンを含むことによるテスト時間の増大は無視できな
くなる。例えばｎ ＝ Ｂ、ｍ ＝ ３のときＲ＝２と
な夛実に２５チがダミーパターンとなってしまう。
タ２０２、レジスタ２０３、ＡＬＵ２０４、制御回路２
０５、クロック発生回路２０６、シフトレジスタ２０７
からなっておシ、パターンデータの並列処理を行うこと
によって、高速パターンの発生を可能にしている。すな
わち、パターンを数ステップ１ブロックにまとめて並列
に演算処理し、結果をシフトレジスタ２０７に移して、
これから順次重カバターンとして送シ出すことにょシ演
算機能を保ちながら、ＡＬＵ２０４の動作速度による限
界を克服して高速パターン発生を実現している。いま１
ブロツクにまとめて、並列に同時に演算処理するステッ
プ数をｎ１シフトレジスタ２０７のシフトクロック２２
１をｆｓＭＨｚとし、シフトレジスタ２０１のロード信
号２２２とデータセレクタ２ｏ２、レジスタ２ｏ３、Ａ
ＬＵ２ｇ４などの動作速度をｆＡＭＨｚとすると、この
パターン発生装置がｆｓ廚ｉの速度でパターンを発生す
るには、 ｆｓ≦ｎｘｆ人 （通常ｆｓ／ｆＡｘｎ）となれはよい
。しかし、このような装置では、１ブロツクにまとめて
並列処理するステップ数ｎが固定されており、パターン
の動きの周期の基本長ｍが、ｎの約数でないと、ｎステ
ップのパターンの中ににステップ（工≦に５ｍ−１）の
ダミーパターンが必ず含まれ箋高速パターン発生の効果
を減殺してしまう。特に大容量メモ１．ｌＬＳＩ等の試
験におけるアドレスパターンの発生の場合等においては
、発生するパターン数が膨大な数となり、このダミーパ
ターンを含むことによるテスト時間の増大は無視できな
くなる。例えばｎ ＝ Ｂ、ｍ ＝ ３のときＲ＝２と
な夛実に２５チがダミーパターンとなってしまう。
本発明は、とのような欠点を解消すること、すなわち高
速のアルゴリズミックパターン発生という機能を生がし
ながら、任意の基本長の周期性パターンについてダミー
パターンの発生を最少限にとどめることを目的とするも
のである。
速のアルゴリズミックパターン発生という機能を生がし
ながら、任意の基本長の周期性パターンについてダミー
パターンの発生を最少限にとどめることを目的とするも
のである。
本発明にかかる装置は、データメモリとデータセレクタ
と、レジスタと、ＡＬＵと、制御回路と、クロック発生
回路と、シフトレジスタと、周期性パターンの基本長デ
ータメモリと、マイクロプロセッサと、可変分周回路と
がらなシ、基本長データと可変分周回路とにょシ、１ブ
ロツクにまとめて並列処理するステップ数が必らず基本
長の倍数となるように制御することにょシ、タミーパタ
ーンの発生を解消している。
と、レジスタと、ＡＬＵと、制御回路と、クロック発生
回路と、シフトレジスタと、周期性パターンの基本長デ
ータメモリと、マイクロプロセッサと、可変分周回路と
がらなシ、基本長データと可変分周回路とにょシ、１ブ
ロツクにまとめて並列処理するステップ数が必らず基本
長の倍数となるように制御することにょシ、タミーパタ
ーンの発生を解消している。
本発明の実施例を第３図に基づいて説明する。
３０１Ａ、３０１Ｂはデータメモ１ハ ３０２はデータ
セレクタ、３０３はレジスタ、３０４はＡＬＵ。
セレクタ、３０３はレジスタ、３０４はＡＬＵ。
３０５は制御回路、３０６はクロック発生回路、３０７
はシフトレジスタ、３０８は基本長データメモリ、３０
９はマイクロプロセッサ、３１０は可変分周回路である
。データメモ！Ｊ３０１Ａは周期性パターンの初期値を
与え、データメモリ３０１Ｂは、パターン種類と、１ブ
ロツクにまとめて並列処理するステップ数によって変化
するパターンデータの変化分を与える。データセレクタ
３０２は、制御回路３０５からの信号によシ、初期はデ
ータメモＩＪ３０１Ａからの信号を通し、次からはＡＬ
Ｕ３０４の出力からフィードバックされてきた信号を通
す。レジスタ３０３は、ＡＬＵ３０４への入力データ用
である。ＡＬＵ３０４では、制御回路３０５からの信号
によシ、パターンの種類に応じた演算を実行する。制御
回路３０５は装置全体を制御する。クロック発生回路３
０６は、装置全体の基準クロック、あるいはパターン発
生速度に対応したシフトレジスタ３０７のシフトクロッ
ク（ｆｓＭＨｚ）を発生する。シフトレジスタ３０７は
、１ブロツクにまとめ１列処理された結果をＡＬＵ３０
４の出力から受取シ、シフトクロックによって順次パタ
ーンデータとして出力する。基本長データメモリ３０８
は、発生しようとしている周期性パターンの基本周期の
ステップ数（ｍ）を与えるものである。マイクロプロセ
ッサ３０９は、基本長データメモリ３０８からのデータ
ｍと、ＡＬＵ３０４（７：動作速度ｆＡＭＨ２と、パタ
ーン発生速度（＝シフトクロック周波数）ｆｓＭＨ２と
、１ブロツクにまとめて並列処理できる最大のステップ
数（＝シフトレジスタのビット数）ｎとから ｆｓ／ｆＡ≦ａ’ｍ≦ｎ を満たすような整数ｉｔａ”を見付は出し、可変分周回
路３１０に与える。（尚、ｍ≦ｆｓ／ｆ人のとき、ｎ≧
２ｆｓ／ｆＡならば必ず整数ａは存在する。
はシフトレジスタ、３０８は基本長データメモリ、３０
９はマイクロプロセッサ、３１０は可変分周回路である
。データメモ！Ｊ３０１Ａは周期性パターンの初期値を
与え、データメモリ３０１Ｂは、パターン種類と、１ブ
ロツクにまとめて並列処理するステップ数によって変化
するパターンデータの変化分を与える。データセレクタ
３０２は、制御回路３０５からの信号によシ、初期はデ
ータメモＩＪ３０１Ａからの信号を通し、次からはＡＬ
Ｕ３０４の出力からフィードバックされてきた信号を通
す。レジスタ３０３は、ＡＬＵ３０４への入力データ用
である。ＡＬＵ３０４では、制御回路３０５からの信号
によシ、パターンの種類に応じた演算を実行する。制御
回路３０５は装置全体を制御する。クロック発生回路３
０６は、装置全体の基準クロック、あるいはパターン発
生速度に対応したシフトレジスタ３０７のシフトクロッ
ク（ｆｓＭＨｚ）を発生する。シフトレジスタ３０７は
、１ブロツクにまとめ１列処理された結果をＡＬＵ３０
４の出力から受取シ、シフトクロックによって順次パタ
ーンデータとして出力する。基本長データメモリ３０８
は、発生しようとしている周期性パターンの基本周期の
ステップ数（ｍ）を与えるものである。マイクロプロセ
ッサ３０９は、基本長データメモリ３０８からのデータ
ｍと、ＡＬＵ３０４（７：動作速度ｆＡＭＨ２と、パタ
ーン発生速度（＝シフトクロック周波数）ｆｓＭＨ２と
、１ブロツクにまとめて並列処理できる最大のステップ
数（＝シフトレジスタのビット数）ｎとから ｆｓ／ｆＡ≦ａ’ｍ≦ｎ を満たすような整数ｉｔａ”を見付は出し、可変分周回
路３１０に与える。（尚、ｍ≦ｆｓ／ｆ人のとき、ｎ≧
２ｆｓ／ｆＡならば必ず整数ａは存在する。
またｆｓ／ｆＡ２１０ならばｍ＜ｆ ｓ／ｆ Ａは通常
溝たされる。）可変分周回路３１０は、マイクロプロセ
ッサ３０９からのデータａによシ、シフトクロックをｌ
／ａに分周した信号を発生しレジスタ３０３とシフトレ
ジスタ３０７とにロード信号として送る。このようにし
て、パターンの動きの周期の基本長ｍがｎの約数でない
場合でも、１ブロツクにまとめて並列処理するステップ
数をｍａとし、ｍａミステップに新しいパターンデータ
をシフトレジスタ３０７に移送することによシ、ダミー
サイクルの無い、高速のアルゴリズミックパターンの発
生が可能となる。
溝たされる。）可変分周回路３１０は、マイクロプロセ
ッサ３０９からのデータａによシ、シフトクロックをｌ
／ａに分周した信号を発生しレジスタ３０３とシフトレ
ジスタ３０７とにロード信号として送る。このようにし
て、パターンの動きの周期の基本長ｍがｎの約数でない
場合でも、１ブロツクにまとめて並列処理するステップ
数をｍａとし、ｍａミステップに新しいパターンデータ
をシフトレジスタ３０７に移送することによシ、ダミー
サイクルの無い、高速のアルゴリズミックパターンの発
生が可能となる。
本発明は以上説明したように、パターンメモリと、周期
性パターンの基本長データメモリと、マイクロプロセッ
サと、データセレクタと、レジスタと、演算回路と、シ
フトレジスタと、制御回路と、クロック発生器と、可変
分周回路とから構成することによシ、任意の周期のアル
ゴリズミックパターンについて、パターンの高速発生と
いう機能を保ちながら、ダミーサイクルの発生を解消す
るという効果を有する。
性パターンの基本長データメモリと、マイクロプロセッ
サと、データセレクタと、レジスタと、演算回路と、シ
フトレジスタと、制御回路と、クロック発生器と、可変
分周回路とから構成することによシ、任意の周期のアル
ゴリズミックパターンについて、パターンの高速発生と
いう機能を保ちながら、ダミーサイクルの発生を解消す
るという効果を有する。
第１図は従来から用いられている方式によるパターン発
生装置を説明するブロック図である。 １０１はデータメモリ、１０２はデータセレクタ、１０
３はレジスタ、１０４は演算回路（ＡＬＵ）、１０５は
制御回路、１０６はクロック発生回路である。 第２図はパターンデータの並列処理方式によシアルゴリ
ズミックパターンを高速発生する装置を説明するブロッ
ク図である。２０１はデータメモリ、２０２はデータセ
レクタ、２０３はレジスタ、２０４はＡＬＵ、 ２０５
は制御回路、２０６はクロック発生回路、２０７はシフ
トレジスタである。 第３図は本発明に係る装置を説明するブロック図である
。３０１Ａ、 ３０１Ｂはデータメモリ、３０２はデー
タセレクタ、３０３はレジスタ、３０４はＡＬＵｌ ３
０５は制御回路、３０６はクロック発生回路、３０７は
シフトレジスタ、３０８は基本長データメモリ、３０９
はマイクロプロセッサ、３１０は可変分周回路である。
生装置を説明するブロック図である。 １０１はデータメモリ、１０２はデータセレクタ、１０
３はレジスタ、１０４は演算回路（ＡＬＵ）、１０５は
制御回路、１０６はクロック発生回路である。 第２図はパターンデータの並列処理方式によシアルゴリ
ズミックパターンを高速発生する装置を説明するブロッ
ク図である。２０１はデータメモリ、２０２はデータセ
レクタ、２０３はレジスタ、２０４はＡＬＵ、 ２０５
は制御回路、２０６はクロック発生回路、２０７はシフ
トレジスタである。 第３図は本発明に係る装置を説明するブロック図である
。３０１Ａ、 ３０１Ｂはデータメモリ、３０２はデー
タセレクタ、３０３はレジスタ、３０４はＡＬＵｌ ３
０５は制御回路、３０６はクロック発生回路、３０７は
シフトレジスタ、３０８は基本長データメモリ、３０９
はマイクロプロセッサ、３１０は可変分周回路である。
Claims (1)
- 【特許請求の範囲】 パターンメモリと、同期性パターンの基本長データメモ
リと、マイクロプロセッサと、データセレクタと、レジ
スタと、演算回路と、シフトレジスタと、制御回路と、
クロック発生器と、クロック発生器と、可変分周回路と
を含んで構成される高速アルゴリズミッタパターン発生
装置において、周期性パターンの基本長データメモリと
マイクロプロセッサと可変分周回路とによシ、任意の周
期のアルゴリズミックパターンについて、ダミーサイク
ルの発生を解消することを特徴とする高速パターン発生
装置。 Φ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206736A JPS5995656A (ja) | 1982-11-25 | 1982-11-25 | 高速パタ−ン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206736A JPS5995656A (ja) | 1982-11-25 | 1982-11-25 | 高速パタ−ン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5995656A true JPS5995656A (ja) | 1984-06-01 |
| JPS638495B2 JPS638495B2 (ja) | 1988-02-23 |
Family
ID=16528247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206736A Granted JPS5995656A (ja) | 1982-11-25 | 1982-11-25 | 高速パタ−ン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995656A (ja) |
-
1982
- 1982-11-25 JP JP57206736A patent/JPS5995656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638495B2 (ja) | 1988-02-23 |
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