JPS59960A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59960A JPS59960A JP57110175A JP11017582A JPS59960A JP S59960 A JPS59960 A JP S59960A JP 57110175 A JP57110175 A JP 57110175A JP 11017582 A JP11017582 A JP 11017582A JP S59960 A JPS59960 A JP S59960A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に高周波特性
にすぐれたバイポーラトランジスタのメサ構造エミッタ
、ベースコンタクトの自己整合的形成法に関する。
にすぐれたバイポーラトランジスタのメサ構造エミッタ
、ベースコンタクトの自己整合的形成法に関する。
近年、高周波特性のすぐれたバイポーラトランジスタと
前記トランジスタを用いた集積回路を実現するためにＮ
ＰＮ）ランジスタのエミッタ領域をメサ構造にするのが
一般的に行なわれている。
前記トランジスタを用いた集積回路を実現するためにＮ
ＰＮ）ランジスタのエミッタ領域をメサ構造にするのが
一般的に行なわれている。
第１図にその簡単な製造方法を示す。第１図において、
まず工程（ａ）は、コレクタ領域となるＮ型工、ピタキ
シャル層１の表面に、シリコン酸化膜２をマスクとして
Ｐ型ベース領域３を形成後、砒素を不純物として浅いＮ
＋層４を、窒素雰囲気中、９５０〜１ｏＯｏ℃で拡散さ
せ、ついで、この拡散工程で生成されたＮ＋層層上上薄
いシリコン酸化膜（不図示）をエツチングにより除去し
た後に、先のペース領域３を形成する際のマスクとして
のシリコン酸化膜２とＮ＋層４の全面に減圧ＣＶＤ法で
シリコン窒化膜６と多結晶シリコン膜６とを蒸着する。
まず工程（ａ）は、コレクタ領域となるＮ型工、ピタキ
シャル層１の表面に、シリコン酸化膜２をマスクとして
Ｐ型ベース領域３を形成後、砒素を不純物として浅いＮ
＋層４を、窒素雰囲気中、９５０〜１ｏＯｏ℃で拡散さ
せ、ついで、この拡散工程で生成されたＮ＋層層上上薄
いシリコン酸化膜（不図示）をエツチングにより除去し
た後に、先のペース領域３を形成する際のマスクとして
のシリコン酸化膜２とＮ＋層４の全面に減圧ＣＶＤ法で
シリコン窒化膜６と多結晶シリコン膜６とを蒸着する。
工程（ｂ）は、多結晶シリコン膜６を１例えば０ＦＰＲ
−８００などのポジ型ホトレジストパターン（不図示）
をマスクにしてエツチングし、これを所定のパターンに
加工し、ついで、前記のホトレジストパターンを除去し
た後に、多結晶シリコン膜６をマスクとしてシリコン窒
化膜６を熱リン酸でエツチングして、前記多結晶シリコ
ン膜６下に同形のシリコン窒化膜６をパターン形成する
。
−８００などのポジ型ホトレジストパターン（不図示）
をマスクにしてエツチングし、これを所定のパターンに
加工し、ついで、前記のホトレジストパターンを除去し
た後に、多結晶シリコン膜６をマスクとしてシリコン窒
化膜６を熱リン酸でエツチングして、前記多結晶シリコ
ン膜６下に同形のシリコン窒化膜６をパターン形成する
。
工程（ｃ）は、シリコン窒化膜６をマスクとしてＮ＋層
４とマスク用多結晶シリコン膜６を同時にエツチングし
て、Ｎ＋＋エミッタ領域４′を形成する工程である。工
程（ｄ）では熱酸化法により、Ｐ型ベース領域３および
Ｎ＋層４の露出部にシリコン酸化膜７を形成する。工程
（ｅ）は、シリコン窒化膜５を熱リン酸でエツチング除
去し、Ｎ＋＋エミッタ領域４′を露出させエミッタコン
タ（ト窓を形成した後、Ｐ型ベース領域３上の酸化膜７
を、ホトレジストパターンをマスクとして選択的にエツ
チング除去しベースコンタクト窓８を形成する工程であ
る０ 上記第１図に示した従来の方法では、メサ構造のＮ＋＋
エミッタ領域４′のエミッタコンタクト窓はマスク工程
を経ずに形成できるが、ベースコンタクト窓８を形成す
るにはマスク工程が必要であり、また相互のマスク合わ
せ精度も考慮しなければならず、したがって、かかるマ
スク工程の存在が、高周波特性の向上に不可欠なパター
ンの微細化に対する大きな障壁にもなっていた０本発明
の目的は、上述マスク工程での問題を解決した半導体装
置の製造方法を提供するものである。すなわち１本発明
は、多結晶シリコン膜を介して同多結晶シリコン膜に注
入された一導電型不純物と絶縁膜中に含まれる反対導電
型不純物とを半導体基板に同時拡散した後、前記多結晶
シリコン膜の所定領域、たとえばエミッタとベースの各
コンタクトを形成する領域上にシリコン窒化膜を選択形
成し、反対導電型の不純物イオンを前記拡散工程で形成
された一導電型不純物領域、たとえば、エミツタ層を追
い越す深さに注入して所定の接合、たとえばエミッタ・
ベース接合を形成し、ついで前記シリコン窒化膜をマス
クとして前記多結晶シリコン膜の露出した領域を選択酸
化してメサ型部を形成し、このメサ型部を接合側領域、
たとえばエミッタとペースの両領域へのコンタクト面と
なすようにしたものでこれにより、いわゆる、自己整合
的に接合側領域へのコンタクトを形成することを要点と
している。
４とマスク用多結晶シリコン膜６を同時にエツチングし
て、Ｎ＋＋エミッタ領域４′を形成する工程である。工
程（ｄ）では熱酸化法により、Ｐ型ベース領域３および
Ｎ＋層４の露出部にシリコン酸化膜７を形成する。工程
（ｅ）は、シリコン窒化膜５を熱リン酸でエツチング除
去し、Ｎ＋＋エミッタ領域４′を露出させエミッタコン
タ（ト窓を形成した後、Ｐ型ベース領域３上の酸化膜７
を、ホトレジストパターンをマスクとして選択的にエツ
チング除去しベースコンタクト窓８を形成する工程であ
る０ 上記第１図に示した従来の方法では、メサ構造のＮ＋＋
エミッタ領域４′のエミッタコンタクト窓はマスク工程
を経ずに形成できるが、ベースコンタクト窓８を形成す
るにはマスク工程が必要であり、また相互のマスク合わ
せ精度も考慮しなければならず、したがって、かかるマ
スク工程の存在が、高周波特性の向上に不可欠なパター
ンの微細化に対する大きな障壁にもなっていた０本発明
の目的は、上述マスク工程での問題を解決した半導体装
置の製造方法を提供するものである。すなわち１本発明
は、多結晶シリコン膜を介して同多結晶シリコン膜に注
入された一導電型不純物と絶縁膜中に含まれる反対導電
型不純物とを半導体基板に同時拡散した後、前記多結晶
シリコン膜の所定領域、たとえばエミッタとベースの各
コンタクトを形成する領域上にシリコン窒化膜を選択形
成し、反対導電型の不純物イオンを前記拡散工程で形成
された一導電型不純物領域、たとえば、エミツタ層を追
い越す深さに注入して所定の接合、たとえばエミッタ・
ベース接合を形成し、ついで前記シリコン窒化膜をマス
クとして前記多結晶シリコン膜の露出した領域を選択酸
化してメサ型部を形成し、このメサ型部を接合側領域、
たとえばエミッタとペースの両領域へのコンタクト面と
なすようにしたものでこれにより、いわゆる、自己整合
的に接合側領域へのコンタクトを形成することを要点と
している。
以下本発明の実施例について図面を用いて説明する。
第２図（ａ）から（ｆ）は本発明の一実施例であるノ（
イボーラ集積回路の製造方法を工程順に示したもＣであ
る。同図において、工程（ａ）はＮＰＮ）ランジスタの
コレクタ領域となるＮ型エピタキシャル層１を酸化雰囲
気中で熱酸化して、シリコン酸化膜２を８０００〜９０
００人 程度に形成後、ホトレジストパターンをマスク
として弗酸系溶液によりシリコン酸化膜２を選択的にエ
ツチング除去してＮ型エピタキシャル層１の表面を露出
させ、シリコン酸化膜２および前記Ｎ型エピタキシャル
層１の露出面を含む全面に、減圧ＣＶＤ法などを用いて
多結晶シリコン膜９を１０００〜２０００人程度に蒸着
し、さらに硼素を含んだシリコン酸化物の被膜（ＢＳＧ
膜）１ｏをＣＶＤ法によタテ３０００〜４０００人程度
に蒸着した後１．ＢＳＧ膜１ｏに、ホトレジスト膜１１
のパターンをマスクにして弗酸系溶液により選択的にエ
ツチングして、エミッタ形成用窓を開口した工程である
。工程（ｂ）は、ＢＳＧ膜１０をマスクにして多結晶シ
リコン膜９の露出領域にイオン注入法により打ち込みエ
ネルギー４０ Ｋ ｅＶ ＋ ドーズ量６ｘ１０ｃｉ
程度で砒素イオン（Ａｓ＋）を注入した後、窒素雰
囲気中、９６０〜１０００℃程度の温度でＢＳＧ膜１膜
中０中素と多結晶シリコン膜９中の注入された砒素を同
時拡散し、Ｐ＋層１２とＮ＋層１３とを同時に形成する
工程である。
イボーラ集積回路の製造方法を工程順に示したもＣであ
る。同図において、工程（ａ）はＮＰＮ）ランジスタの
コレクタ領域となるＮ型エピタキシャル層１を酸化雰囲
気中で熱酸化して、シリコン酸化膜２を８０００〜９０
００人 程度に形成後、ホトレジストパターンをマスク
として弗酸系溶液によりシリコン酸化膜２を選択的にエ
ツチング除去してＮ型エピタキシャル層１の表面を露出
させ、シリコン酸化膜２および前記Ｎ型エピタキシャル
層１の露出面を含む全面に、減圧ＣＶＤ法などを用いて
多結晶シリコン膜９を１０００〜２０００人程度に蒸着
し、さらに硼素を含んだシリコン酸化物の被膜（ＢＳＧ
膜）１ｏをＣＶＤ法によタテ３０００〜４０００人程度
に蒸着した後１．ＢＳＧ膜１ｏに、ホトレジスト膜１１
のパターンをマスクにして弗酸系溶液により選択的にエ
ツチングして、エミッタ形成用窓を開口した工程である
。工程（ｂ）は、ＢＳＧ膜１０をマスクにして多結晶シ
リコン膜９の露出領域にイオン注入法により打ち込みエ
ネルギー４０ Ｋ ｅＶ ＋ ドーズ量６ｘ１０ｃｉ
程度で砒素イオン（Ａｓ＋）を注入した後、窒素雰
囲気中、９６０〜１０００℃程度の温度でＢＳＧ膜１膜
中０中素と多結晶シリコン膜９中の注入された砒素を同
時拡散し、Ｐ＋層１２とＮ＋層１３とを同時に形成する
工程である。
工程（ｃ）は、ＢＳＧ膜１０を弗酸系溶液により全面エ
ツチング除去した後、多結晶シリコン膜９上にシリコン
窒化膜を減圧ＣＶＤ法により５００〜１ｏｏＯ人程度に
蒸着し、ついで、このシリコン窒化膜をホトレジストパ
ターンをマスクとして選択エツチング除去して、エミッ
タおよびベースのコンタクト領域上にのみシリコン窒化
膜１４を形成し、イオン注入法により打ち込みエネルギ
ー１６ ｏＫ ｅＶ。
ツチング除去した後、多結晶シリコン膜９上にシリコン
窒化膜を減圧ＣＶＤ法により５００〜１ｏｏＯ人程度に
蒸着し、ついで、このシリコン窒化膜をホトレジストパ
ターンをマスクとして選択エツチング除去して、エミッ
タおよびベースのコンタクト領域上にのみシリコン窒化
膜１４を形成し、イオン注入法により打ち込みエネルギ
ー１６ ｏＫ ｅＶ。
ドーズ量１×１０１３ｃＩｒＬ−２程度で硼素イオン（
Ｂ＋）を、Ｎ＋層１３を追い越す深さに注入してＮ＋層
１３の直下にＰ一層１６を形成する工程である。
Ｂ＋）を、Ｎ＋層１３を追い越す深さに注入してＮ＋層
１３の直下にＰ一層１６を形成する工程である。
工程（ａ）は、工程（ｅ）で露出した多結晶シリコン膜
９とその直下のシリコン基板１をシリコン窒化膜１４を
マスクとして弗酸と硝酸の混合溶液により選択的にエツ
チングしてメサ型を形成する工程である。
９とその直下のシリコン基板１をシリコン窒化膜１４を
マスクとして弗酸と硝酸の混合溶液により選択的にエツ
チングしてメサ型を形成する工程である。
尚、この工程は後の工程（ｅ）で選択酸化膜を厚く形成
すれば必ずしも必要でない。
すれば必ずしも必要でない。
工程（ｅ）はシリコン窒化膜１４をマスクとして酸素雰
囲気中９００〜９５０℃程度の温度で選択酸化してシリ
コン酸化膜７を生成する工程である。
囲気中９００〜９５０℃程度の温度で選択酸化してシリ
コン酸化膜７を生成する工程である。
工程（ｆ）は、シリコン窒化膜１４および多結晶シリコ
ン膜９を除去して、メサ頂部を露出させたものである。
ン膜９を除去して、メサ頂部を露出させたものである。
このように、エミッタ及びベースのコンタクト領域上の
シリコン窒化膜１４を同時にエツチング除去することに
よりエミッタ及びベースのコンタクト窓が、同時に、し
かもマスク工程なしに、開口できる。
シリコン窒化膜１４を同時にエツチング除去することに
よりエミッタ及びベースのコンタクト窓が、同時に、し
かもマスク工程なしに、開口できる。
以上説明したように９本発明による半導体装置の製造方
法を用いれば例えばエミッタとベースのコンタクトは自
己整合コンタクト構造になるため、エミッタコンタクト
窓だけでなくベースコンタクト窓もマスク工程を用いず
に形成でき、それだけ相互のマスク合わせ精度を問題に
しなくともよいので、高周波特性のすぐれたバイポーラ
トランジスタ等を容易に実現することが可能となる。
法を用いれば例えばエミッタとベースのコンタクトは自
己整合コンタクト構造になるため、エミッタコンタクト
窓だけでなくベースコンタクト窓もマスク工程を用いず
に形成でき、それだけ相互のマスク合わせ精度を問題に
しなくともよいので、高周波特性のすぐれたバイポーラ
トランジスタ等を容易に実現することが可能となる。
第１図（ａ）〜（ｅ）は、従来のエミッタメサ構熾をも
ったバイポーラトランジスタを形成する方法を示す工程
断面図、第２図（ａ）〜（ｆ）は、本発明の一実施例に
係るバイポーラトランジスタを形成する方法を示した断
面図である。 １・・・・・・Ｎ型エピタキシャル層、９・・・・・・
多結晶シリコン膜、１０・・・・・・ＢＳＧ膜、１１・
・・・・・ホトレジスト膜、１３・・・・・・Ｎ＋層（
エミッタ領域）、１２・・・・・・Ｐ 層、１４・・・
・・・シリコン窒化膜、１６・・・・・・Ｐ一層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ 第１図 ３１ 介 ζ 升 第２図 ／／
ったバイポーラトランジスタを形成する方法を示す工程
断面図、第２図（ａ）〜（ｆ）は、本発明の一実施例に
係るバイポーラトランジスタを形成する方法を示した断
面図である。 １・・・・・・Ｎ型エピタキシャル層、９・・・・・・
多結晶シリコン膜、１０・・・・・・ＢＳＧ膜、１１・
・・・・・ホトレジスト膜、１３・・・・・・Ｎ＋層（
エミッタ領域）、１２・・・・・・Ｐ 層、１４・・・
・・・シリコン窒化膜、１６・・・・・・Ｐ一層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ 第１図 ３１ 介 ζ 升 第２図 ／／
Claims (2)
- （１）−導電型半導体基板上の第１の絶縁膜を選択的に
エツチング除去して基板表面を露出させる工程、前記第
１の絶縁膜と前記基板の露出面を含む全面に多結晶シリ
コン膜を形成する工程、前記多結晶シリコン膜上に反対
導電型不純物を高濃度にドープした第２の絶縁膜を形成
し、この第２の絶縁膜に所定の開口部を形成する工程、
前記第２の絶縁膜をマスクにして前記開口部の多結晶シ
リコン膜の露出領域に一導電型の不純物イオンを注入す
る工程、前記第２の絶縁膜および前記多結晶シリコン膜
を通じて、前記半導体基板に反対導電型不純物と一導電
型不純物とを同時拡散する工程、前記第２の絶縁膜を除
去し、前記多結晶シリコン膜の特定域上にシリコン窒化
膜を選択形成した後、反対導電型の不純物を前記−導電
型不純物拡散領域を追い越す深さに注入して接合を形成
する工程、前記選択形成したシリコン窒化膜をマスクと
して半導体基板を選択酸化し前記シリコン窒化膜をエツ
チング除去する工程を具備することを特徴とする半導体
装置の製造方法。 - （２） シリコン窒化膜をマスクに半導体基板を選択
酸化する工程が、前記シリコン窒化膜をマスクに前記半
導体基板を所定量エツチングしてから選択酸化すること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110175A JPS59960A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110175A JPS59960A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59960A true JPS59960A (ja) | 1984-01-06 |
Family
ID=14528946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110175A Pending JPS59960A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59960A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553686A (en) * | 1978-06-23 | 1980-01-11 | Matsushita Electric Ind Co Ltd | Preparation of semiconductor device |
| JPS5679469A (en) * | 1979-11-30 | 1981-06-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its preparing method |
| JPS58110074A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS58110075A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1982
- 1982-06-25 JP JP57110175A patent/JPS59960A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553686A (en) * | 1978-06-23 | 1980-01-11 | Matsushita Electric Ind Co Ltd | Preparation of semiconductor device |
| JPS5679469A (en) * | 1979-11-30 | 1981-06-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its preparing method |
| JPS58110074A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS58110075A (ja) * | 1981-12-23 | 1983-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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