JPS63236363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63236363A JPS63236363A JP62071284A JP7128487A JPS63236363A JP S63236363 A JPS63236363 A JP S63236363A JP 62071284 A JP62071284 A JP 62071284A JP 7128487 A JP7128487 A JP 7128487A JP S63236363 A JPS63236363 A JP S63236363A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate electrode
- polycrystalline silicon
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
微細化ＭＯＳトランジスタの高信頼性を得るためにドレ
イン領域近くの電界を緩和させるＬＤＤ（ｌｉｇｈｔｌ
ｙ ｄｏｐｅｄ ｄｒａｉｎ）構造と呼ばれているＭ
ＯＳ）ランジスタの構成が知られている。
イン領域近くの電界を緩和させるＬＤＤ（ｌｉｇｈｔｌ
ｙ ｄｏｐｅｄ ｄｒａｉｎ）構造と呼ばれているＭ
ＯＳ）ランジスタの構成が知られている。
第２図（ａ）〜（Φは従来の半導体装置の製造方法を説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
第２図（ａ）に示すように、Ｐ型半導体基板１の表面に
素子形成領域を区画するフィールド絶縁膜２を設け、熱
酸化法により前記素子形成領域表面にゲート絶縁膜３を
形成する。次に、前記素子形成領域のゲート絶縁膜３の
上に多結晶シリコン膜を選択的に形成したゲート電極４
金設け、ゲート電極４とフィールド絶縁膜２とをマスク
として低濃度の不純物全イオン注入してＮ 型拡散領域
７を設ける。
素子形成領域を区画するフィールド絶縁膜２を設け、熱
酸化法により前記素子形成領域表面にゲート絶縁膜３を
形成する。次に、前記素子形成領域のゲート絶縁膜３の
上に多結晶シリコン膜を選択的に形成したゲート電極４
金設け、ゲート電極４とフィールド絶縁膜２とをマスク
として低濃度の不純物全イオン注入してＮ 型拡散領域
７を設ける。
次に、第２図（ｂ）に示すように、気相成長法により酸
化シリコン膜９を全面に堆積させる。
化シリコン膜９を全面に堆積させる。
次に、第２図（Ｃ）に示すように、異方性エツチングに
よりゲート電極４の側壁にのみ残して酸化シリコン膜９
を除去し、ゲート電極４と酸化シリコン膜９およびフィ
ールド絶縁膜２をマスクとして高濃度の不純物をイオン
注入しＮ＋型拡散領域８を設ける。
よりゲート電極４の側壁にのみ残して酸化シリコン膜９
を除去し、ゲート電極４と酸化シリコン膜９およびフィ
ールド絶縁膜２をマスクとして高濃度の不純物をイオン
注入しＮ＋型拡散領域８を設ける。
次に、第２図（ｄ）に示すように、全面に層間絶縁膜１
０全形成し、Ｎ＋型拡散領域８上の層間絶縁膜１０およ
びゲート絶縁膜３にコンタクト用窓ヲ設け、前記コンタ
クト用窓のＮ 型拡散領域表面とコンタクトし層間絶縁
膜１０の上に延在する電極配線１１を設け、ＬＤＤ構造
のＭＯＳトランジスタを形成する。
０全形成し、Ｎ＋型拡散領域８上の層間絶縁膜１０およ
びゲート絶縁膜３にコンタクト用窓ヲ設け、前記コンタ
クト用窓のＮ 型拡散領域表面とコンタクトし層間絶縁
膜１０の上に延在する電極配線１１を設け、ＬＤＤ構造
のＭＯＳトランジスタを形成する。
上述した従来の半導体装置の製造方法は、素子形成領域
内に低濃度と高濃度の拡牧領域を有するＬＤＤ構造を形
成するために２回のイオン注入工程が必要である。この
ためＬＤＤ構造を有するＭＯ８型トランジスタは通常の
ＭＯ８型トランジスタと比較して、製造工程が複雑にな
るという問題点がある。
内に低濃度と高濃度の拡牧領域を有するＬＤＤ構造を形
成するために２回のイオン注入工程が必要である。この
ためＬＤＤ構造を有するＭＯ８型トランジスタは通常の
ＭＯ８型トランジスタと比較して、製造工程が複雑にな
るという問題点がある。
本発明の目的は、イオン注入工程を減らして製造工程を
簡素化する半導体装置の製造方法を提供することにある
。
簡素化する半導体装置の製造方法を提供することにある
。
本発明の半導体装置の製造方法は、−導電型半導体基板
の主表面に素子形成領域を区画するフィールド絶縁膜を
設け前記素子形成領域表面にゲート絶縁膜を設ける工程
と、前記素子形成領域内の前記ゲート絶縁膜上にゲート
電極を選択的に設け該ゲート電極の表面に絶縁膜を設け
る工程と、全面に多結晶シリコン膜を堆積させた後異方
性エツチング法により前記ゲート電極の側壁の一部にの
み残すように前記多結晶シリコン膜を除去する工程と、
前記ゲート電極と前記ゲート電極側壁に残した多結晶シ
リコン膜および前記フィールド絶縁膜全マスクとして不
純物全イオン注入し前記素子形成領域に前記多結晶ンリ
コン膜下部では低濃度で前記多結晶ンリコン膜下部以外
では高濃度の逆導電型拡散領域を設ける工程とを含んで
構成される。
の主表面に素子形成領域を区画するフィールド絶縁膜を
設け前記素子形成領域表面にゲート絶縁膜を設ける工程
と、前記素子形成領域内の前記ゲート絶縁膜上にゲート
電極を選択的に設け該ゲート電極の表面に絶縁膜を設け
る工程と、全面に多結晶シリコン膜を堆積させた後異方
性エツチング法により前記ゲート電極の側壁の一部にの
み残すように前記多結晶シリコン膜を除去する工程と、
前記ゲート電極と前記ゲート電極側壁に残した多結晶シ
リコン膜および前記フィールド絶縁膜全マスクとして不
純物全イオン注入し前記素子形成領域に前記多結晶ンリ
コン膜下部では低濃度で前記多結晶ンリコン膜下部以外
では高濃度の逆導電型拡散領域を設ける工程とを含んで
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１の
表面に素子形成領域を区画するフィールド絶縁膜２を設
け、熱酸化法により前記素子形成領域表面に膜厚３００
Ｘのゲート絶縁膜３を形成する。
表面に素子形成領域を区画するフィールド絶縁膜２を設
け、熱酸化法により前記素子形成領域表面に膜厚３００
Ｘのゲート絶縁膜３を形成する。
次に、前記素子形成領域内のゲート絶縁膜３の上に膜厚
０．４μｍの多結晶シリコン膜を選択的に形成したゲー
ト電極４を設け、９００℃の酸素雰囲気中で熱処理を行
いゲート電極４の表面に膜厚２ｏｏＸの酸化シリコン膜
５を形成する。
０．４μｍの多結晶シリコン膜を選択的に形成したゲー
ト電極４を設け、９００℃の酸素雰囲気中で熱処理を行
いゲート電極４の表面に膜厚２ｏｏＸの酸化シリコン膜
５を形成する。
次に、第１図（ｂ）に示すように、全面に多結晶シリコ
ン膜６を０．１５μｍの厚さに堆積する。
ン膜６を０．１５μｍの厚さに堆積する。
次に、第１図（ｅ）に示すように、異方性ドライエツチ
ング法により多結晶シリコン膜６をゲート電極４の側壁
の一部にのみ残すように除去し、ゲート電極４の側壁に
残った多結晶シリコン膜６の窩さをゲート電極４の高さ
より低り０．１μｍとなるようにエツチングを制御する
。この場合多結晶ンリコン膜と酸化シリコン膜とのエツ
チング速度の相違によりゲート絶縁膜３および酸化シリ
コン膜５がエツチングで除去されることなく残存する。
ング法により多結晶シリコン膜６をゲート電極４の側壁
の一部にのみ残すように除去し、ゲート電極４の側壁に
残った多結晶シリコン膜６の窩さをゲート電極４の高さ
より低り０．１μｍとなるようにエツチングを制御する
。この場合多結晶ンリコン膜と酸化シリコン膜とのエツ
チング速度の相違によりゲート絶縁膜３および酸化シリ
コン膜５がエツチングで除去されることなく残存する。
次に、ゲート′電極４およびフィールド絶縁膜２をマス
クとしてリンを加速エネルギー９０ｋｅＶ。
クとしてリンを加速エネルギー９０ｋｅＶ。
ドーズｆｉ５Ｘ１０ ｃｒＩＬ でイオン注入する。
このときの多結晶シリコン膜に対する投影飛程は約０．
１μｍであるので膜厚０．４μｍのゲート電極下にはリ
ンがイオン注入されることはなく、多結晶シリコン膜６
下部の前記素子形成領域には低濃度のリンが導入された
Ｎ″″型拡散領域７が形成され、多結晶シリコン膜６下
部以外の前記素子形成領域には高濃度のリンが導入され
たＮ＋型拡散領域８がそれぞれ形成される。
１μｍであるので膜厚０．４μｍのゲート電極下にはリ
ンがイオン注入されることはなく、多結晶シリコン膜６
下部の前記素子形成領域には低濃度のリンが導入された
Ｎ″″型拡散領域７が形成され、多結晶シリコン膜６下
部以外の前記素子形成領域には高濃度のリンが導入され
たＮ＋型拡散領域８がそれぞれ形成される。
その後、多結晶シリコン膜６をフッＩ化水素酸と硝酸の
混合溶液により除去し、従来例の工程だよりＬＤＤ構造
のＮ型ＭＯＳトランジスタを形成することができる。
混合溶液により除去し、従来例の工程だよりＬＤＤ構造
のＮ型ＭＯＳトランジスタを形成することができる。
以上説明したように本発明は、ゲート電極の側壁に形成
した多結晶シリコン膜を使用して素子形成領域に形成す
る拡散領域の不純物の濃度を制御することにより、従来
２回のイオン注入工程を必要としていたＬＤＤ構造の形
成を一回のイオン注入工程に減らして製造工程を簡素化
した半導体装置の製造方法が得られる効果がある。
した多結晶シリコン膜を使用して素子形成領域に形成す
る拡散領域の不純物の濃度を制御することにより、従来
２回のイオン注入工程を必要としていたＬＤＤ構造の形
成を一回のイオン注入工程に減らして製造工程を簡素化
した半導体装置の製造方法が得られる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
、めの工程順に示した半導体チップの断面図である。 １ ・・・Ｐ型半導体基板、２・・・・・・フィールド
絶縁膜、３・・・・・ゲート絶縁膜、４・・・・ゲート
電極、５・・・・・・酸化シリコン膜、６・・・・・多
結晶シリコン膜、７・・・・・・Ｎ−型拡散領域、８・
・・・・・Ｎ 型拡散領域、９・・・・・・酸化ンリコ
ン膜、１０・・・・・・層間絶縁膜、１１ ・・・電極
配線。 翳１ ゾ 早２ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
、めの工程順に示した半導体チップの断面図である。 １ ・・・Ｐ型半導体基板、２・・・・・・フィールド
絶縁膜、３・・・・・ゲート絶縁膜、４・・・・ゲート
電極、５・・・・・・酸化シリコン膜、６・・・・・多
結晶シリコン膜、７・・・・・・Ｎ−型拡散領域、８・
・・・・・Ｎ 型拡散領域、９・・・・・・酸化ンリコ
ン膜、１０・・・・・・層間絶縁膜、１１ ・・・電極
配線。 翳１ ゾ 早２ 図
Claims (1)
- 一導電型半導体基板の主表面に素子形成領域を区画する
フィールド絶縁膜を設け前記素子形成領域表面にゲート
絶縁膜を設ける工程と、前記素子形成領域内の前記ゲー
ト絶縁膜上にゲート電極を選択的に設け該ゲート電極の
表面に絶縁膜を設ける工程と、全面に多結晶シリコン膜
を堆積させた後異方性エッチング法により前記ゲート電
極の側壁の一部にのみ残すように前記多結晶シリコン膜
を除去する工程と、前記ゲート電極と前記ゲート電極側
壁に残した多結晶シリコン膜および前記フィールド絶縁
膜をマスクとして不純物をイオン注入し前記素子形成領
域に前記多結晶シリコン膜下部では低濃度で前記多結晶
シリコン膜下部以外では高濃度の逆導電型拡散領域を設
けることを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071284A JPS63236363A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071284A JPS63236363A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236363A true JPS63236363A (ja) | 1988-10-03 |
Family
ID=13456249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071284A Pending JPS63236363A (ja) | 1987-03-24 | 1987-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63236363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153941A (ja) * | 1993-12-01 | 1995-06-16 | Nec Corp | Ｌｄｄ構造ｆｅｔの製造方法 |
-
1987
- 1987-03-24 JP JP62071284A patent/JPS63236363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153941A (ja) * | 1993-12-01 | 1995-06-16 | Nec Corp | Ｌｄｄ構造ｆｅｔの製造方法 |
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