JPS5996770A - 集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体基体上に薄い絶縁層全形成する工程、絶
縁層上にマスク層全形成する工程、マスク層を選択的に
エツチングする工程、マスク層全マスクとして用いて、
絶縁層を選択的にエツチングする工程、及び更にエツチ
ング工程（でよりマスク層を除去する工程から成る集積
回路贋作方法に係る。

多くの集積回路の製作には、半導体材料のような第２の
材料上に、たとえば薄い酸化物層のような比較的薄い材
料層の形成及びそれに続く薄い材料層のパターン形成が
含まれる。

典型的な場合、このパターン形成は薄い材料層上にレジ
ストを堆積させ、パターン形成されたレジストをエツチ
ング用マスクとして用いて薄い材料層をエツチングし、
その後たとえば溶媒又はプラズマエツｆ１７ントで、レ
ジスト全除去することにより実現される。

そのような製作プロセスを行う情報処理デバイスの中に
は、たとえばＭＯ８論理回路のような多くのＭＯ８（金
属−酸化物一半導体）集積回路（集積回路という用語は
、ここでは複数の相互接続されたデバイスとして用いら
れる。）これらＭＯ８集積回路（ＩＣ）は複数のＭＯＳ
ＦＥＴ　（金属−酸化物−半導体電界効果トランジスタ
）を含み、それぞれは活性表面層半導体材料、活性層の
表面上に形成された比較的薄いゲート酸化物（ＧＯＸ）
、たとえばＧＯＸの表面に形成されたドープシリコンの
ような導電性ゲート、２個の活性層の比較的高濃度ドー
プ部分２含み、高濃度ドープ部分はゲートの相対する側
にあり、それらはＭＯＳＦＥＴのソース及びドレイン全
構成する。

ＭＯＳ　Ｆ　ＥＴは比較的厚い電界用酸化物（ＦＯＸ　
）により、相互に分離され、電気的に絶縁されている。

加えてＭＯ８，ＦＥＴ　の選択されたゲートから、ポリ
コンと呼ばれる薄いＧＯＸｋ貫いて他のＭＯＳＦＥＴの
ソース又はドレインまで延びるポリシリコン電極まで延
びるポリシリコン・ランナがある。

現在、上で述べたＭ　ＯＳ　Ｉ　Ｃは比較的薄いＧＯＸ
と、ｉｃの活性層の表面上への比較的厚いＦＯＸを形成
することにょシ製作される。

比較的厚いＦＯＸはＭＯＳＦＥＴ’（ｉ７形成すべき部
分であるＧＡＳＡＤ　（ケート及びソース及びドレイン
）と呼ばれる活性層のＧＯＸ被覆表面領域を分離する。

ポリコンはたとえば有機フォトレジスト’１ＧＯＸ及び
ＦＯＸ上に堆積させ、選択されたＧＡＳＡＤ領域上のＧ
ＯＸの部分を露出するために、レジスト中に窓をあけ、
次にパターン形成されたレジストをエッチ用マスクとし
て用い、下の活性層までＧＯＸの露出された部分を貫通
する穴を形成するようエツチングすることにより形成さ
れる。化学溶媒又はプラスマエツチャントによりレジス
ト全除去した後、ポリシリコンの層がＧＯＸ及びＦＯＸ
Ｖｃ堆積され、従ってポリシリコンは（選択されたＧＡ
ＳＡＤ領域上の）ＧＯＸを貫いて活性層まで延びる穴の
中１（も堆積される。活性層と接する窓中のポリシリコ
ンは、ポリコンである。次にポリシリコンの堆積層はＧ
ＡＳＡＤ領域中にポリシリコンゲート全形成するためパ
ターン形成され、ＧＡＳＡＤ領域中のゲートから薄いＧ
ＯＸｋ貫き、他の選択されたＧＡＳＡＤ領域下の活性層
の領域（たとえばソース又はドレイン領域の一方又は両
方）まで延びるポリコンへ延びるポリシリコン・ランナ
が形成される。

上で述べた製作プロセスの好ましくない点は、材料の薄
い層、たとえば薄いＧＯＸＶＣ直接レジストが接触する
という事実である。従ってこれら材料の薄い層はレジス
トにより汚染される可能性があり、レジスト除去に用い
゛られる化学溶媒又はプラズマのエツチング機能のため
、厚さが減少し好ましくないことである。レジストの除
去中生じる薄い材料層の好ましくない厚さの低下は、約
５００オングストロームより薄い層の場合％に著しい。

本発明に従うと、これらの問題は上で述べた集積回路製
作プロセスにおいて解決され、導電性保護層がマスク層
形成前（（薄い層の上に形成され、保護層はマスク層除
去工程中、薄い層を保護することを特徴とする。

本発明は情報処理デバイスの新しい製作法に係り、デバ
イスはたとえば薄い酸化物の材料層（約４００オングス
トローム以下の厚さ）を含み、それはデバイス製作中描
画される。

（薄い層の表面の選択された部分が薄い層で被覆されず
、表面の残りの部分は被覆される。）本発明はまた、こ
の新しい方法で製作されたデバイスに係る。本発明に従
うと、材料の薄い層を含むデバイス（デバイスの製作中
描画される）が材料の薄い層上に材料の保護層を堆積す
ることにより製作される。あるいは、２ないしそれ以上
の保護層が材料の薄い層上に堆積される。次に、材料の
保護層（又は複数の層）をパターン形成することにより
、薄い材料層は描画される。このパターン形成工程は、
保護層（又は複数の層）の表面上に、たとえばパターン
形成されたレジストのようなパターン形成されたマスク
層を形成し、次にマスク層をエツチング用マスクとして
用し１て、保護層（又は複数の層）を工゛ノチングする
ことにより行われる。

パターン形成された後、材料の薄い眉は、次にたとえば
パターン形成された保護層（又は複数の層）をエツチン
グ用マスクとして用いてパターン形成される。あるいは
、たとえば薄い材料層へのパターン形成された電極カー
、電極材料層全パターン形成された保護層（又は複数の
層）上に堆積させることにより形成される。このように
、電極材料はまた保護層（又は複数の層）中の窓及び薄
９ｚ層とも接触して堆積され、パターン形成された電極
カー形成される。パターン形成された保護層（又は複数
の層）は、たとえば製作中のデノ〜イス中に組込まれる
。

薄い材料層たとえばシリコン酸化物ＳｉＯ□の薄い層の
ような薄い酸化物層を保護するのに有用な材料の中には
、ポリシリコンがある。

本発明に従うと、たとえば通常の低圧化学気相堆積技術
により、薄い材料層上に保護用ポリシリコン層が堆積さ
れる。保護用ポリシリコン層の厚さは約１０００ないし
約２０００オングストロームの範囲が有利である。保護
用ポリシリコン層中のピンホール及び欠陥は一般に非常
に好ましくないため、約１０００オングストローム以下
の厚さは好ましくない。

一方約２０００オングストローム以上の厚さも好ましく
ない。なせならば、そのようなポリシリコンはその層の
パターン形成中、その厚さを貫くエツチングに、好まし
くなし）長時間を必要とするからである。しかし、もし
長時間のエツチングが許されるならば、より厚い層も除
外されない。

薄い材料層を保護するために有用な他の材料には、タン
グステン又はモリブデンのような耐熱性金属が含まれる
。保護用遷移金属層の厚さは約５００ないし約２０００
オングストロームの範囲が有利である。この範囲外の厚
さは、上に述べたのと同じ理由により、好ましくない。

約２０ｏＯオングストローム以上の厚さは、長いエツチ
ング時間が許容されるならば、除外されない。

保護層（又は複数の層）及び下の薄い保護層（必要な場
合）の両方が湿式化学エツチング、プラズマエツチング
、反応性スパッタエツチングのような通常の技術により
、パターン形成される。、もし、たとえば薄い材料層が
（パターン形成すべき）ｓＩ０２薄い眉で、保護層がポ
リシリコンの層ならば、ポリシリコン層は（パターン形
成されたマスク層ヲ貫いて）Ｃ１２プラズマ中の反応性
スペッタ・ポリシリコンエツチングにより５Ｉ０２層に
著しい影響を与えることなく、容易にエツチングされる
。有用なＣβ２プラズマは平行平板反応性スパッタエツ
チング装置中に、約１０ないし約２０ｕ／分の流速でｃ
１２ガスを流し、反応容器中の圧力全豹５ないし約１０
ミリトールに保ち、０．１ないし約０．４ワツトｃｒｎ
２の範囲にパワー密度を保つことにより、容易に行える
。そのようなＣβ２プラズマ中での５１０２層に対する
ポリシリコン層のエッチ速度の比は、典型的な場合、約
３０対１である。

土で述べたようなプラズマもまた（パターン形成された
ポリシリコン層をエツチング用マスクとして用いて）　
５ｉ０２層をスパッタエッチするの（Ｃ有用で、スパッ
タリングは比較的遅い。約１０オングストローム／分以
下）（パターン形成されたポリシリコン層全エツチング
マスクとして用いて）８１０２層をパターン形成する時
、Ｓ　１０２層はポリシリコン層に著しい影響を与える
ことなく、ＣＨＦ３’プラズマ中で５Ｌ０２反応性スパ
ッタエツチングによりエツチングするのが好ましい。有
用なＣＨＦ３プラズマは、約１５なイシ約２ｏｃｃＺ分
の流速で反応性スパッタエツチング装置中ＫＣＨＦ３’
（ｚ流し、反応容器内の圧力を約１６ないし、約７０ミ
リトールに保ち、０１ないし約０２ワツト／ｃｒｎ２の
範囲のパワー密度を保つことにより、生ずる。そのよう
なＣＨＦ３プラズマ中でのＳ！０２のエッチ速度は、典
型的な場合約５００オングストローム／分で、５１０２
層のポリシリコン層に対するエッチ速度の比は、典型的
な場合約５０対１である。

ポリシリコン及びＳｉＯ□層のパターン形成中５Ｉ０２
層にはポリシリコン層の表面上のマスク層が接触せず、
従って５Ｉ０２層の好ましくない汚染及び厚さの減少が
避けられる。

本発明は特定の情報処理デバイス、特定の保護層、ある
いは特定の被保護層には限定されない。しかし、理解全
容易にするため、本発明のプロセスを用いたＭＯ８ｉＣ
の製作について以下で述べる。

第１図を参照すると、本発明に従い、ポリコンを含み本
発明の視野に含まれるＭＯ８ｉＣ１たとえばＶＬＳＩ（
超大規模集積回路）ＭＯ８ＩＣが、ドープされた半導体
材料２ｏの層表面上に、比較的薄いＧＯＸ３０及び比較
的厚いＦ’０Ｘ４０に形成することにより製作される。

比較的厚いＦＯＸ４０がＭ　ＯＳ　Ｆ　Ｅ　Ｔを形成す
べき層２０の表面上のＧＯＸ被覆ＧＡＳＡＤ領域５０を
分離する。たきえば、もし活性層２０がシリコンならば
、ＧＯＸ３０及びＦＯＸ４０は典型的な場合、それぞれ
比較的薄い５Ｉ０２層及び厚い５Ｉ０２層である。

ＦＯＸ４０はたとえば層２０表面の熱的酸化により形成
される。層２０の表面上のＧＡＳＡＤ領域５０を露出す
るため、ＦＯＸ中に（通常の技術により）窓をあけた後
、ＧＯＸ３０はたとえば再び層５０表面を熱的に酸化す
ることにより形成される。（本発明の視野内にある）Ｖ
ＬＳＩ　　ＭＯ８ＩＣの場合、５ｉＯ２ＧＯＸ３０の厚
さは、約５０ないし約４００オングストロームの範囲で
、約２５０オングストロームが好ましい。ＧＯＸ３０の
厚さは、約５０オングストローム以下は好ましくない。

なぜならば、これにょシゲート閾値電圧（ＭＯＳＦＥＴ
の電流チャネル内（Ｃ１検出可能な電流を生ずるＭＯ８
ＦＥＴゲート間の最小電圧）は非常に低くなり、電流を
調整するのが困難だからである。一方、約４００オング
ストローム以上の厚さも好ましくない。なぜならば、 ＭＯ８ＦＥＴ電流チャネル内の電流を調整するために、
ＭＯＳＦＥＴのゲート間に、好ましくないほど高電圧を
印加℃なければならないからである。

ＶＬＳＩＭＯ８１，ＣのＳｉＯ２ＦＯＸ４０の厚さは、
約３０００ないし約４０００オングストロームの範囲で
、約３５ｏｏオングストロームが好ましい。約３０００
オングストローム以下の厚さは好ましくない。なぜなら
］了、ＦＯＸは下のシリコンの反転とそれによる電気的
に相互に分離すべき２個のＧＡＳＡＤ領域間の電気伝導
を防止するために、十分なほど厚くな（でもよいからで
ある。一方、約６０００オングストローム以−ヒの厚さ
も好ましくない。

なせならば、このようなＦＯＸは好ましくない高い段差
全形成し、それはその後のプロセス中細の材料が被覆す
るの全困難にし、かつこれらの高い段差（Ｃおいて、材
料ケエツ天ング除去するのは困難だからである。

本発明に従うと、ＩＣのＧＯＸ３０及びＦＯＸ４０が形
成された後、ポリシリコンの保護層６０が第２図に示さ
れるように、ＩＣのＧＯＸ及びＦＯＸ上に堆積される。

たとえば、通常の低圧化学気相描積技術により、ポリシ
リコン層６０が堆積される。ポリシリコン層６０の目的
は、下のＧＯＸ３０をその後のりソグラフィで生じる可
能性のあるあらゆる汚染及び浸食から保護することがあ
る。ポリシリコン層６０の範囲は約１０００ないし約２
０００オングストロームで、約１５０’０オングストロ
ームが好ましい。ポリシリコン中のピンホール及び欠陥
発生の可能性が好ましくないほど高いため、約１０００
オングストローム以下の厚さは好ましくない。一方、約
２０００オングストローム以上の厚さも好ましくない。

なぜならば、そのようなポリシリコン層は、その後のポ
リシリコン層６０及び選択されたＧＯＸ３００両方を貫
（穴をエツチングする工程中、その厚さを通してエッチ
するのに、好ましくないほど長時間を必要とするからで
ある。しかし、もし長時間のエツチングが許容されるな
らば、より厚い層も除去されない。

ジエイーエムー１ラン（Ｊ、　Ｍ、　Ｍｏｒａｎ　）及
びディー・メイダン（Ｄ　　Ｍａｙｄａｎ　）により、
パ高分解能、急峻分布、レジストパターン″ザ・べ、ル
・システム・テクニカル・ジャーナル（Ｔｈｅ　Ｂｅ１
ｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａ
ｌ　）第５８巻、第５号、１９７９年５月−６月１０２
７−１０３６頁に述べられているよう（（、たとえば三
段、階レジストのようなパターン形成可能なマスク層７
０がポリシリコン層６０上に描積され、マスク層はパタ
ーン形成される。すなわち、選択され７’ｖＧＡＳＡＤ
領域のＧＯＸ上のポリシリコン部分を露出するため、マ
スク層に窓が開けられる。その後、ポリシリコン層６０
の露出された部分及び下のＧＯＸ３０を貫き、活性層２
０まで、第３図に示されるように、穴８０がエツチング
される。これらの穴８０のエツチングは、たとえばＣ１
２プラズマ（上で述べた）中でポリシリコン層６０を反
応性スパッタエッチジグし、ＣＨＦ３プラスマ（上で述
べた）中でＧＯＸ３０を反応性スパッタエツチングする
ことにより行う。Ｃ１２プラズマのＳｉＯ□対ポリシリ
コンの高い選択性により、Ｃ１２プラズマによるエツチ
ングから５ｉＯ２ＧＯＸ３０’ｆｆ：本質的に除外し、
ＣＨＦ３プラスマのシリコン対５１０２の高い選択性に
より、ＣＨＦ３プラズマによるエツチングから、ポリシ
リコンロ０及び（シリコン）活性層２０を本質的に除外
する。すると、マスク層７０がたとえばＨ２ＳＯ４のよ
うな通常の化学溶媒又は通常のプラズマエッチ１　　フ
グ法により除外される。

上に述べたりソグラフイプロセスが完了した時、ポリシ
リコンの第２の層９０が第１の層６０上に堆積され、従
ってポリシリコンは穴８０中にも堆積し、活性層２０と
接触する。

選択され：ｒｖ　Ｇ　Ａ　Ｓ　Ａ　Ｄ領域下の活性層２
０へのポリコン１００を構成するのは層２０に接触する
穴８０中のポリシリコンである。これが第４図に示され
ている。第２の層９０はたと０　　えば通常の低圧化学
気相堆積技術により堆積される。

第２の層９０の厚さは約１５００ないし約２５００オン
グストロームの範囲で約２０００オングストロームが好
ましい。層９０の特定の厚さは、層６０の特定の厚さと
組合さり、約２５００　’ｔ’（、いし約４５００オン
グストロームの範囲にあるポリシリコン層６０及び９０
の合成厚を生じる。ポリシ、リコン層６ｏ及び９０はＩ
Ｃのポリシリコンゲートに形成するために、後にパター
ン形成されるため、ゲートは約２５００ないし約４５０
０オングストロームの範囲の厚さを有する。約２５００
オングストロームより小さなポリシリコンの厚さは、好
ましくない高シート抵抗を有するゲートヲ生ずるため、
好ましくない。一方、約４５００オングストローム以上
のポリシリコンの厚さは、非常に高いポリシリコンゲー
トを生じ、側壁容量が好ましくないほど太き（なるため
好ましくない。

二つのポリシリコン層６０及び９０、続いて第２のポリ
シリコン層９０の堆積により形成されるポリコン１００
は、（通常の技術を用いて）適当にｎ又はｐドーパント
でドープされる。（活性層２０）がｎ形又はｐ形伝導形
であるかに依存する）ポリシリコン層６０及び９０のド
ーピングは高導電性ゲート？生成するのに有用（ポリシ
リコン層はゲートを形成するためにパターン形成される
。）で、ポリコン１００のドーピングは活性層２０への
良好な電気的接触を生じる。ドーパントはまた第４図に
示されるように、ポリコン１００全通して拡赦し、活性
層２０の比較的高ドープ領域１１０．、ｅとえばＧＯＸ
がポリコンが貫通しているＭＯＳＦＥＴのソース又はト
レイン部分が形成される。その後、二つのポリシリコン
層６０及び９０が通常の技術でパターン形成され、第５
図に示されているようにＧＡＳＡＤ領域５０中のＭＯ３
ＦＥＴゲート１２０、選択され７’ｔ　Ｇ　Ａ　Ｓ　Ａ
　Ｄ領域中のポリシリコンゲート１２０から、他の選択
されたＧＡＳＡＤ領域下の領域層まで、ＧＯＸを貫いて
延びるポリコン１００まで延びるポリシリコンランナ１
３０が形成される。

ＭＯ３ＩＣを完成させるまでに含まれる工程は、通常の
ものである。すなわち、（通常の技術１ｃ　Ｊ：　’ｐ
　）ケートの相対する側の上に、セルファライン・ソー
ス及びケートが形成され絶縁層たとえばＳｉＯ□層がＩ
’Ｃ上に堆積される。ＩＣのケート、ソース及びトレイ
ン領域を露出するため、絶縁層中に窓をあける目的で通
常のりソグラフィ技術が用いられる。最後に、金属層た
とえば銅ドープアルミニウムがＩＣ上に堆積され（従っ
て金属は、絶縁層を貫く穴の中１でも堆積され、ゲート
、ソース及びトレイン領域への金属電極金形成す−るン
金属層はパターン形成され、金属ランナを形成する。

ポリシリコンケート上の合成金属シリサイドたとえばポ
リシリコンデート上のタンタルシリサイドが必要な場合
、土の製作プロセスはポリシリコン層がドープされた後
二つのポリシリコン層上りて金属シリサイド層を形成す
るように修正される。その後、シリサイド層及びポリシ
リコン層の両方がパターン形成され、ポリシリコンゲー
ト上の金属シリサイド及び選択されたゲートからポリコ
ンまで延びるポリシリコンランナ上の金属シリサイドが
形成される。

典型的には約ＩＯオングストロームといった極めて薄い
ＳｉＯ□層が、本発明の製作法の工程中、第２のポリシ
リコン層９ｏの描積前に、第１のポリシリコン層６ｏの
表面上に形成される傾向があることに注意すべきである
。

従って、本発明に従って形成されたポリシリコンゲート
は、ポリコンとともに、Ｓｉｎ、、の薄い境界層で分離
されたポリシリコンの二つの層を含む。このＳ　Ｉｏ　
２の薄い境界層は、本発明に従い作られたＩＣの透過電
子顕微鏡（の断面）中に検出される。しかし、この５１
０２の層は（ポリシリコンの二つの層に比べ）非常に薄
く、８１ｏ２−の総量は（ポリシリコンの総量に比べ）
非常に小さいので、５１０２は本発明に従って形成され
るポリシリコンゲート及びポリコンのコンダクタンスに
は、検出できるような悪影響は及ぼさない。

例 本発明の方法を、リングオシレータ、ライントライバ、
シフトレジスタ、４ビツトアダー及び他のデバイスを含
むＶＬＳ　Ｉ　Ｍ　ＯＳ　論理回路の製作に用いた。こ
のＶＬＳＩ　　ＭＯ８論理回路はまたポリコンを含み、
１μｍ１１１７２μｍ及び２μｍ設計ルールを用いて製
作された。

本発明の製・作法は３インチシリコンウェハの表面上に
、約３５００オングストローム厚の８１０２のＦＯＸを
成長させることにより開始した。このＦＯＸは湿った（
　Ｈ２Ｏ）雰囲気中でシリコンウェハ全熱酸化すること
により、成長させた。

論理回路の活性層を形成し、シリコン−ＦＯＸ界面のド
ーパントａ度（これは論理回路の増加姿態ｒｌ／ｆＯ８
ＦＥＴのゲートの閾値電圧を決定するパラメータの−っ
である。）を規定するために、ＦＯＸで被覆されたシリ
コンウェハに、約２　×１０　”’ｃｍ　−２のドース
量でホウ素原子を注入した。ホウ素原子のエネノｔキｉ
ｔ　約１７０　ＫｅＶで、ホウ素原子がシリコン−ＦＯ
Ｘ界面まで確実ＩＬＦＯＸ”ｆｒ貫くのに十分であった
。

ウェハの表面上のＧ　、Ａ　Ｓ　Ａ　Ｄは通常のリング
ラフィ技術を用いて、ＦＯＸ中に窓上あけることにより
露出した。これらの窓（及びＧＡＳＡＤ　領域）は長さ
約７μｍ１幅約１５μｍであった。

約２５０オングストロームの厚さ５ｉｎ２ＧＯＸ全、ウ
ェハをｏ２−ＨＣｌ（３％ＨＣ／り雰囲気中−約１００
０Ｃで約１５分加熱することにより、各ＧＡＳＡＤの表
面上に成長させた。次に、５ｉｎ２中の固定電荷を減す
ため、ウェハをアルｈ−ン雰囲気中で、約１５分間、約
１０００ＣにおＧＸてアニールした。この熱処理はまた
ホウ素注入種全活性化する。（ホウ素原子はアルゴンア
ニール工程の結果、シリコン結晶格子中のシリコン原子
に置き代る。）次に、約１５００オングストロームの厚
さのポリシリコンの第１の層を、通常の低圧化学気相堆
積技術を用いてウェハ上に堆積させた。次に、パラダイ
スパークのフィリップ・エイ・ハント・ケミカ、ル・コ
ーポレーション・ニュージャジーからＨＰＲ−２０４レ
ジストの商品名で市販されている有機レジストを、ウェ
ハ上に１８μｍの厚さにスピンコードし、約２１０Ｃで
約１２０分ヘークした。約１２００オンゲス゛トローム
の厚さの５１０２層金、有機レジスト上にプラスマ堆積
させ、ＤＣＯＰＡ（９０％ジクロロ−プロピルアクリレ
ート及び１０％共重合木）Ｘ＃Ｊレジストの層を約３５
００オングストロームの厚さに、１２００オングストロ
ーム厚のＳｉｎ２層上にスピン堆積させた。

ＧＡＳＡＤ領域上にポリコンの高さのマスクを配置した
後、ＤＣＯＰＡＸ線Ｉノシストを４．３７オングストロ
ームＸ線放射に約５分間露出させた。放射の強度は約７
５μＷａ　ｔ　ｔ　／　ｃｍ２であった。Ｘ線レジスト
はイソプロピル・アルコール及びメチルエチルケトンを
含む湿式現像液で現像した。次にパターン形成されたＸ
線レジストをエッチマスクとして用いて、ＣＨＦ３プラ
ズマ中でウェハ全反応性スパッタエツチングすることに
より、５ｉｎ２の１２００オングストローム厚の有金パ
ターン形成した。

ＣＨＦ３プテズマは約７９ＣＣ７分の流速で反応容器中
にＣＨＦ３１流し、反応容器内の圧力を亀 約１０ミリトール１（保ち、パワー密度全豹０、１　Ｗ
ａ　ｔ　ｔ　７ｃｍ２　に保つことにより形成した。

最後に、パターン形成されたＸ線レジスト層及びＳ　ｉ
　０２層をエッチマスクとして用いて、０、、−　ＣＦ
４（１％ＣＦ”４）プラズマ中でウェハを反応性スパッ
タエツチングすることによりＨＰＲ−２０４レジストを
パターン形成した。

この０２−ＣＦ、プラズマは約８３Ｃｃ／分の流速で反
応容器中に０２及びＣＦ４　（１％ＣＦ４）の混合物を
流し、反応容器内の圧力ヲ＃Ｉ４ミリトールに尿ち、パ
ワー密度を約０．２　Ｗａ　ｔ　ｔ／ｃＴｎ２に保つこ
とにより形成した。

次に、パターン形成されたレジスト全エッチマスクとし
て用い、Ｃ１２プラズマ中で約５分間ポリシリコン層を
反応性スパッタエツチングすることにより、ポリシリコ
ン層を貫いて穴をエッチした。（穴はポリコンが必要な
ＧＡＳＡＤ領域上に配置された。）このエツチングは平
行平板、反応性スパッタエツチング装置中で起り、約２
０ｃｃ／分で反応容器中にＣ１２カスな流し、反応容器
内の全圧力全約５ミリトール、パワー密度全豹０．５　
Ｗａ　ｔ　ｔ　／ｌｖ２に保つことにより実現した。次
に、パターン形成されたポリシリコン層をエッチマスク
として用い（平行平板反応性スパッタエツチング装置内
の）ＣＨＦ’３プラスマ中で、ウェハ全反応性スパッタ
エツチングすることによりポリコンの必要な所のＧＯＸ
’に貫いて穴をエッチした。この最後のエツチング工程
中、ＣＨＦ３は約１８ｃｃＺ分で反応容器中に流され、
反応容器内の全圧は約６８ミリトールに保たれ、パワー
密度は約０２ワツト／ｃ７ｎ２に保たれた。

次に、雰囲気温度を約８ＣＩ？に保ったまま、硫酸及び
過酸化水素の溶液中に、ウェハを入れることにより、ウ
ェハ表面からＨＰＲ−２０４゜ＳｉＯ□及びＤＣＯ’Ｐ
ＡＸｉｌレジスト全除去した。

レジストの残留物を除くため、ＨＦを含む通常の化学溶
媒により、ウェハ表面を浄化した。

次に、約２５００オングストローム厚のポリシリコンの
第２の層を、通常の低圧化学気相堆積技術を用いて、ウ
ェハ表面上に堆積させた。その結果、ポリシリコンは第
１のポリシリコン層及びＧＯＸを貫き、下のシリコンま
で延びる穴の中にも堆積され、ポリシリコンが形成され
た。

二つのポリシリコン層及びポリコンは、通常のＰＢｒ３
ソース炉中にウェハを約６０分置くことにより、リン全
ドープした。炉の温度は約９５０Ｃに保った。、このリ
ン拡散工程により、ポリシリコン層及びポリコンは。形
伝導（ドーピングレベルは約１０”ｃｍ−３であった。

）になった。加えて、リンはポリコンを囲むシリコン領
域中にもおしやられ、ＧＯＸをポリコンが貫いたＭＯＳ
ＦＥＴのソース又はドレインが部分的に形成された。

ＶＬＳＩＭＯ３論理回路の製作における残った工程は、
通常のものであり、ワットらによる論文“小型＋ｖｒ　
ｏ　Ｓ　Ｆ　Ｅ　Ｔのための電子ビームヱ、１９’８１
年１１月第ＥＤ−２８巻、第１１号、１３３８頁に延べ
られている。

【図面の簡単な説明】

第１図乃至第５図は本発明に従い製作される（薄いゲー
ト酸化物を有する）電子要素の異なる製作工程における
断面図である。 〔主要部分の符号の説明〕 半導体基本　−ｍ−−−−−−−２０ 絶縁層　−一−’−−−−−−−−３０マスク層　−一
−−−−−−−−７０ 保護層　−−−＝−−−６０ 穴　　−−−−−−−−−＝−−８０ 第２の導電層　−−−−−９０ 導電体　−−一−−−−−−−１３０ 電極部分−−−−−−−−−−１００

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に薄い絶縁層を形成する工程、絶縁層
   上にマスク層を形成する工程、マスク層を選択的にエツ
   チングする工程、マスク層全マスクとして用いて絶縁層
   を選択的にエツチングする工程及びその後のエツチング
   工程によりマスク層を除去する工程から成る集積回路の
   製造方法において、マスク層の形成の前に、薄い層の上
   に導電性保護層全形成し、保護層はマスク層除去工程中
   、薄い層を保護することを特徴とする集積回路の製造方
   法。 ２、特許請求の範囲第１項に記載された方法において、 薄い絶縁層は４００オングストロームより小さな厚さを
   有することを更に特徴とする集積回路の製造方法゛。 ３　特許請求の範卯第２項に記載された方法において、 薄い絶縁層はＳｉＯ□で、半導体基体はシリコンである
   ことを更に特徴とする集積回路の製造方法。 ４　特許請求の範囲第３項に記載された方法において、 マスク層は、レジスト層で、かつ化学エツチング又はプ
   ラズマエツチングにより除去されることを更に特徴とす
   る集積回路の製造方法。 ５、特許請求の範囲第４項に記載された方法において、 該保護層はポリシリコン層であることを更に特徴とする
   集積回路の製造方法。 ６、特許請求の範囲第５項に記載された方法において、 該ポリシリコン層は約１０００ないし約２０００オング
   ストロームの範囲の厚さを有することを更に特徴とする
   集積回路の製造方法。 ７、特許請求の範囲第６項に記載された方法において、 該材料の保護層は、耐熱性金属の層であることを更に特
   徴とする集積回路の製造方法。 ８、特許請求の範囲第７項に記載された方法において、 保護層及び絶縁層を貫いて穴が形成されるようにエッチ
   レグし、マスク層の除去後、第２の導電層が保護層上に
   形成され、該第２の導電層は穴を貫通して半導体基体へ
   のコンタクトを形成することを更に特徴とする集積回路
   の製造方法。 ９、特許請求の範囲第８項に記載された方法において、 薄い絶縁層はゲート酸化物であり、導電層及び第２の導
   電層はゲート酸化物の一部分上にゲート電極を形成する
   ようにエツチングされ、導電体はゲート電極全コンタク
   ト部分を相互接続すること全史に特徴とする集積回路の
   製造方法。