JPS5996893A

JPS5996893A - 交流モ−タの制御回路

Info

Publication number: JPS5996893A
Application number: JP57206426A
Authority: JP
Inventors: Yoshimoto Fujioka; 藤岡　良基; Mitsuhiko Hirota; 広田　光彦
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1982-11-25
Filing date: 1982-11-25
Publication date: 1984-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、交流モータを制御する電流制御ループをデジ
タル化した交流モータの制御回路に関し、特に電流制御
ループにおいて当該交流モータの実相電流の検出のため
の電流検出器及びアナログ・デジタル変換器の構成を簡
素化することのできる交流モータの制御回路に関する。

近年のマイクロコンピュータに代表されるデジタル回路
の発展は目覚しく、アナログ回路で構成されていた種々
の回路が、マイクロコンピュータ等のデジタル回路に置
き代えられている。これは交流モータの制御回路におい
ても同様であり、既に速度制御ループはマイクロコンピ
ュータにより制御されている。

第１図は従来の交流モータの制御回路のブロック図であ
り、図中、１は３相交流モータで、例えば工作機様のス
ピンドルを回転させるもの、２はパルスエンコーダであ
り、交流モータ１の回転に応じて位置パルスＴＳＡを出
力するもの、３は演算回路であり、モータ１の制御部を
構成し、パルスエンコーダ２からの位置パルスＴＳＡに
よって、交流モータ１の実速度ＲＡを検出し、指令速度
ＣＶとの差に応じて振幅指令Ｉｄ、Ｕ相、■相の位相指
令Ｕｄ、Ｖｄを出力するものである。演算回路６は、演
算処理を折々うプロセッサ６０と、制御プログラムを記
憶したプログラムメモリ６１、各種データの記憶のため
のデータメモリ３２と、入出力ポート３３，３４と、カ
ウンタ６５と、これらを接続するアドレス・データバス
３６で構成される。

プロセッサ３０はプログラムメモリ６１の制御プログラ
ムに従い、位置パルスＴＥＡを計数するカウンタ６５の
値をバス６６を介し読取り、前回読取った値との差から
交流モータ１の実速度ＲＶを得、外部より指令された指
令速度Ｃ■との差（速度誤差ＥＲ）に基いて、振幅指令
Ｉｄを演算し、バス３６を介し、入出力ポート３６へ送
り込む。又、プロセッサ５０は制御プログラムに従い、
前述の実速度Ｒ■の値から、データメモリ３２の角周波
数変換（ＲＶ−ωｏ）テーブルを検索し、更にデータメ
モリの位相、すべり変換（ＥＲ−ψ、ＥＲ−ωＳ）テー
ブルを速度誤差ＥＲで検索し、対応するω０．ψ。

ωＳを読出し、Ｕ相位相指令Ｕｄ、Ｖ相位相指令Ｖｄを
演算し、バス３６を介し、入出力ポート３４へ送り込む
。

４ａはデジタル・アナログ変換回路（ＤＡ変換回路）で
あり、デジタルの振幅指令Ｉｄをアナログの振幅゛指令
Ｉｓに変換するもの、４ｂ、４ｃは乗算型デジタル・ア
ナログ変換回路であり、各々Ｕ相、Ｖ相位相指令［Ｊ’
ｄ、Ｖｄをアナログに変換し、更にアナログ振幅指令Ｉ
ｓを乗算し、アナログのＵ相電流指令Ｉｕ、■相電流指
令１ｖを出力するものである。５？″ｉＷ相電流作成回
路であり、アナログのＵ相、■相電流指令■ｕ、■ｖ５
からＷ相電流指令Ｉｗを作成するもの、６は各相の指令
電流Ｉｕ。

Ｉｖ、Ｉｗと実際の相電流との差を求める演算アンプで
あり、それぞれ各相毎指令電流Ｉｕ、　Ｉｖ、　Ｉｗと
実際の相電流Ｉａｕ、Ｉａｖ、Ｉａｗの差を演算する演
算アンプと、検出器９ａ、９ｂで検出され７’ｖＩａｖ
とＩａ■の加算を行なってＷ相の相電流Ｉａｗを出力す
る演算回路とで構成される。７はパルス幅変調回路、８
はパルス幅変調回路の出力信号により制御されるインバ
ータで、外部に設けられた３相交流電流とこの３相交流
を直流に整流する整流回路（ダイオード群及びコンデン
サ）Ｋよって直流電圧が付与される。パルス幅変調回路
７は、第２図に示すように鋸歯状信号ＳＴＳを発生する
鋸歯状波発生回路５ＴＳＧ　、比較器ＣＯＭｕ、　ＣＯ
Ｍｖ、　Ｃ０Ｍｗ、ノットケートＮ０Ｔ１〜Ｎ０Ｔ３、
）”　ライハＤＶ、　−Ｄ’Ｖ６ヲ有し、インバータ８
ば６個のパワートランジスタＱ１〜Ｑ６とグイオードＤ
１〜Ｄ６を有している。パルス幅変調回ｗ５７の各比較
器ＣＯＭｕ　、　ＣＯＭｖ　、　Ｃ０Ｍｗはそれぞれ鋸
歯状波信号ＳＴＳと三相交流信号ｉｕ、ｉｖ。

ｉｗの振幅を比較しｉｕ、ｉｖ、ｉｗがＳＴＳの値より
大きいときには１″′を、小さいときには°ｏ“を出力
する。従って、今、ｉｕについて着目すると比較器ＣＯ
Ｍｕから第２図に示すパルス幅変調された電流指令ｉｕ
ｃが出力される。即ち、ｉｕ、　ｉｖ、　ｉｗの振幅に
応じてパルス幅変調さ′ｎた三相の電流指令ｉｕｃ。

ｉｖｃ、ｉｗｃが出力される。ついで、ノットゲートＮ
ＯＩ″Ｉ〜ＮＯ′Ｉ″３、）”　５　イハＯｏ路ＤＶｌ
−１）Ｖ６　ｕ　とｔ’Ｌ　ラミ流指令ｉｕｃ、　ｉｖ
ｃ　、　ｉｗｃを駆動信号５Ｑｌ−８Ｑ６に変換し、イ
ンバータ８を構成する各パワートランジスタＱ１〜Ｑ６
をオン／オフ制御する。伺、８は前述の直流給電用の整
流回路である。

次に、交流モータ１が実速度ＲＶで回転している場合に
ついて第１図構成の動作を説明する。

演算回路３のプロセッサ６０はバス３６を介し、位置パ
ルスＴＳＡを計数するカウンタ６５の値を読取り、交流
モータ１の実速度ＲＶを検出する。次に、プロセッサ６
０は指令速度Ｃ■と検出した実速度几■との差に基いて
、振幅指令Ｉｄを演算するとともにメモリ３２の角周波
数位相、すべり変換テーブルを検索し、対応するＵ相位
相指令Ｕｄ。

■相位相指令Ｖｄを演算し、バス３６を介し振幅指令Ｉ
ｄ、は入出力ポート回路６３へ、Ｕ相、■相位相指令Ｕ
ｄ、Ｖｄは入出力ポート回路６４へ送り込む。入出力ポ
ート３６の振幅指令Ｉｄはデジタル・アナログ変換回路
４ａでアナログの振幅指令Ｉｓに変換され、各乗算型デ
ジタル・アナログ変換回路４ｂ、４ｃに送ｐ込まれる。

一方、Ｕ相、Ｖ相の位相指令Ｕｄ、Ｖｄは各々乗算型デ
ジタル・アナログ変換回路４ｂ、４ｃでアナログに変換
されるとともにアナログ振幅指令Ｉｓが乗算され、アナ
ログのＵ相、■相電流指令Ｉｕ、Ｉｖに変換される。

このＵ相、■相電流指令Ｉｕ、ＩｖはＷ相電流作成回路
５に入力し、Ｗ相電流指令Ｉｗを作成し、Ｕ相、Ｖ相電
流指令Ｉｕ、Ｉｖとともに演算アンプ６へ入力される。

演算アンプ６では、検出器９ａ、９ｂの実際の相電流Ｉ
ａｕ　、　Ｉａｖを受け、Ｗ相の相電流Ｉａｗを作成す
るとともに、６相の電流指令Ｉｕ、Ｉｖ。

Ｉｗと実際の各相の相電流Ｉａｕ、ｌａｙ、Ｉａｗとの
差分である三相交流信号ｉｕ、　ｉｖ、　ｉｗを出力す
る。ついでその差分である三相交流信号ｉｕ、　ｉｖ、
　ｉｗはパルス幅変調回路７の比較器ＣＯＭｕ、　ＣＯ
Ｍｖ、　Ｃ０Ｍｗに印加される。各比較器ＣＯＭｕ、　
ＣＯＭｖ、　Ｃ０Ｍｗはそれぞれ鋸歯状波信号ＳＴＳと
三相交流信号ｉｕ、　ｉｖ、　ｉｗの振幅を比較し、パ
ルス幅変調された三相の電流指令ｉｕｃ、　ｉｖｃ、　
ｉｗｃを出力し、ノットゲートＮ０Ｔ１〜Ｎ０Ｔ３及び
ドライバＤＶ１〜ＤＶ６を介してインバータ駆動信号Ｓ
Ｑ＋〜ＳＱ６を出力する。これらインバータ駆動信号Ｓ
Ｑ１〜ＳＱ６はそれぞれインバータ８’を構成ｔ”る各
パワートランジスタＱｌ〜Ｑ６のベースに入力され、こ
れら各パワートランジスタＱｌ〜Ｑ６をオン／オフ制御
し、交流モータ１に三相電流を供給する。以後、同様な
制御が行われて最終的に交流モータ１は指令速度で回転
することになるＯこの＠な従来の交流モータの制御回路の構成では、電流
ループは高速応答性が要求されるため、′電流ループを
構成するＤＡ変換回路４８〜４Ｃ１演算アンプ６、パル
ス幅変調回路７はディスクリート回路で構成せざるを得
す、ディジタル化が難しかった。このため、部品点数が
多くしかも回路が複雑化するという欠点があった。

特に、実相電流の検出は３相交流の場合少なくとも２相
Ｉａｕ、Ｉａｖ必要とし、デジタル化のためには、この
分だけアナログ・デジタル変換器を必要とし、この部分
の構成の簡素化が計れないという欠点もあった。

従って、本発明の目的は、電流制御ループのデジタル化
が可能であり、しかも実相電流の検出のための構成も簡
単にすることのできる交流モータの制御回路を提供する
にある。

第４図は本発明の一実施例ブロック図であり、図中、第
１図で示したものと同一のものは同一の記号で示してあ
り、１０は演算プロセッサであり、プロセッサ６０のバ
ス６６に後述するバス制御回路を介し直結され、プロセ
ッサ３０の指示に従い演算処理するもの、１１ａ、１１
ｂはプログラマブルインターバルタイマ（以下タイマと
称す）であり、パルス幅指令信号に応じてパルス幅変調
信号を出力するもの、　１２ａｌｌ″１．電流検出回路
であり、１２ｂはアナログ・デジタル変換器（以下ＡＤ
コンバータと称す）であり、第１１図にその詳細を示す
様に検流器９ａ、９ｂで検出された相電流Ｉａｖ、Ｉａ
ｕを各々増巾する絶縁アンプＣＤＣと、絶縁アンプＣＤ
Ｃの出力である増巾された相電流Ｉａｕ、Ｉａｖを時分
割的にアナログ・デジタル変換器１２ｂに導くための一
対のアナログ・スイッチＳＷＵ、　ＳＷＶと、アナログ
・スイッチＳＷＵ、　ＳＷＶの切換制御を行うため切換
回路を構成する７リツプフロソプＦＦ、　ナンドゲ−ト
ＮＡＮＬ）１　、ＮＡＮＤ２　、ＮＡＮＤ３　及ヒ／　
７　ケ−トＮＯＲとから構成される。第１２図により動
作を説明すると、演算プロセッサ１ｏのＰ１端子から与
えられるＧＡＴＥ信号がローレベル（ｏ・）Ｋなると、
ナントゲートＮＡＮＤ　１．　ＮＡＮＤ　２が開き、初
期状態がＱ出力が０″、Ｑ出力が°゛１″であるフリッ
プフロップＦＦのＱ、Ｑ出力が信号ＶＧ、ＵＧとして出
力される。即ち、フリップフロップＦＦはＧＡＴＥ信号
をクロック信号として入力しているから、ＧＡＴＥ信号
がローレベル（０°′）になる立下りで反転し、Ｑ出力
が１”、Ｑ出力が°０”となるから、ナントゲートＮＡ
ＮＤ１　、ＮＡＮＤ２　ノ各々から”　１　”　、　”
　０　”が出力される。アナログスイッチＳＷＵ、ＳＷ
Ｖは信号がローレベル（６０″）の時オンとなるので、
アナログスイッチＳＷ’Ｕはローレベルの信号ＵＧによ
りオンとなり、相電流ＩａｕがＡＤコンバータ１２ｂへ
送られる。ＧＡＴＥ信号がハイレベル（−１・）に戻る
と、ナントゲートＮＡＮＤ１．ＮＡＮＤ２の両方ともハ
イレベル“１″出力となるから、アナログスイッチＳＷ
Ｕはオフとなる。これにより、（）ＡＴＥ信号のローレ
ベル期間だけ相電流ＩａｕがＡＤコンバータ１２ｂへ読
込まれ、ＡＤコンバータ１２ｂでは相電流Ｉａｕをアナ
ログ量からデジタル値に変換する。この変換期間に再び
相電流が入力されない様にアナログスイッチの変化禁止
区間ＣＩが設けられている。この後、プロセッサ１０の
ＰＯ端子から与えられる制御信号が立下る（口〜レベル
“′Ｄ”となる）と、ＡＤコンバータ１２ｂからバス３
７を介し演算プロセッサ１０にデジタル化された相電流
Ｉａｕが転送される。更にプロセッサ１０は内蔵するラ
ングエアクセスメモリ（ＲＡＭ）に相電流Ｉａｕを格納
する。次に再びＧＡＴＥ信号がローレベル（・Ｏ１′）
となると、フリップフロップＦＦが反転し、そのＱ、Ｑ
出力が°’ｏ”、”ｉ’”とな力、ナントゲートＮＡＮ
Ｄ１．　ＮＡＮＤ２　ノ出力ＶＧ、ＵＧは、各ｋ”Ｑ”
。

”１”となυ、従って、アナログスイッチＳＷｖがオン
となり、相電流ＩａｖがＡＤコンバータ１２ｂへ送られ
る。ＧＡＴ　Ｅ信号がハイレベル（・・１′′）へ戻る
と、ナンドゲー）ＮＡＮＤｉ、ＮＡＮＩ）２の両方とも
ハイレベル・“１”出力となるからアナログスイッチＳ
ＷＶがオフとなる。これにより、ＧＡＴＥ信号のローレ
ヘ／’期間タケ相を流ＩａｖがＡＤコンバータ１２ｂへ
読込まれ、ＡＤコンバータ１２ｂでは相電流Ｉａｖをア
ナログ量からデジタル値に変換する。

その後相電流Ｉａｕと同様変化禁止区間ＣＩが設けられ
、ＡＤコンバータ１２ｂから相電流Ｉａｖがバス３７を
介し演算プロセッサ１０へ転送され、更にプロセッサ１
０は内蔵するＲ、ＡＭに相電流ＩａＶを格納する。次に
、プロセッサ１０は端子Ｐ１．ＰｏのＧＡＴ　Ｅ信号２
、制御信号を両方ともローレベルとし。

ナンドゲ−）ＮＡＮＤ３からハイレベル出力を発し、ノ
アゲー）　ＮＯＲの出力をローレベルに変えフリップフ
ロップＦＦのプリセット端子ＰＲに入力し、フリップフ
ロップＦ　Ｆをプリセット状態とする。

この様にして、演算プロセッサ１０は必要な時に相電流
Ｉａｕ、Ｉａｖが得られるとともに１つのＡＤコンバー
タで、２相の相電流Ｉａｕ、Ｉａｖのデジタル値が得ら
れる。

第４図に戻り１３はバス制御回路であり、指令により演
算回路３のプロセッサ６０側のバス６６と演算プロセッ
サ１０側のバス６７とを切離したり、接続したりするも
のであ、す、第５図に構成を示す如くゲート回路Ｇ１．
Ｇ２とバス５６．３７のライン分の双方向性バストラン
シーバ−ＴＲ１〜ＴＲ８で構成されている。双方向性パ
ストランシーバ−ＴＲ１〜Ｔ几８は、プロセッサ３０側
のバス３６の各ラインＤ１〜Ｄ８と演算プロセッサ１０
側のバス６７の各ラインＤＢ１〜ＤＢａを接続するため
設けられ、各々一対のトランシーバ−ＴＲ，ａ、ＴＲｂ
を有している。各双方向性パストランシーバ−はゲート
回路Ｇ１．Ｇ２の出力信号により制御され、ゲート信号
ＧＡＴ　Ｂがローレベル（”０“）であると、方向指示
信号ＤＩＲのレベル（’ｌ”又は“０”）によっていず
れかのトランシーバ−ＴＲａ、ＴＲすがハイインピーダ
ンス状態となり、ハイインピーダンス状態とならないト
ランシーバ−による方向の転送が可能となる。例えば、
方向指示信号Ｉ）Ｉ几がローレベル（′０”）であれば
、ゲート回路Ｇ１の出力はハイレベル（１”）　、　’
ｙ’−）回路Ｇ　２の出力ハローレベル（０”）、、！
：ナリ、トランシーバ−ＴＲｂｔｌｄハイインピーダン
ス状態と々るから、トランシーバ−ＴＲａによる図の左
から右への、即ちプロセッサ３０から演算プロセッサ１
０への転送が可能となる・一方、方向指示信号ＤＩＲが
ノ・イレベル（・１・）であれば、同様に演算プロセッ
サ１ｏからプロセッサ３０への転送が可能となる。又、
ゲート信号ＧＡＴＥをハイレベル（ｉ”）とすると、い
ずれのゲート回路（）ＬＧ２の出力もローレベル（−０
”　）となるから、トランシーバ−ＴＲａ、　Ｔ：ａｂ
　トモハイインピーダンス状態となり、バス３６のライ
ンＤ１〜Ｄ８とラインＤＢ１〜ＤＢＳとが分離され、プ
ロセッサ３０はバス３６を利用してバス３６に接続され
たプログラムメモリ３１等との信号のやりと９を行ない
、演算プロセッサ１０はバス３７を利用してバス３７に
接続されｆｃＡＤコンバータ１２ｂと信号のやりとりを
独立して行なうようにすることができる。

第４図に戻シ、１４ａ、１４ｂ、１４ｃは不感帯発生回
路でｈｖ、タイマ１１ｂからの各ＰＷＭ信号４ｕｃ、　
ｉｖｃ。

ｉｗｃに対し不感帯を与える回路であり、インバータ８
（第２図）のパワートランジスタＱｒ〜Ｑａの蓄積時間
によって、駆動時に上下に配置されたパワートランジス
タ（例えばＱｌとＱ２）が共にオンとなり短絡すること
があるため、上下トランジスタのベース信号を上下とも
オフする期間を設け、短絡防止を計るものである。この
不感帯回路は第６図に示す様に、ＰＷＭ信号ｉｕｃを反
転するインバート回路ｌＮＴｌと、ＰＷＭ信号ｉｕｃと
反転ＰＷＭ信号ｉｕｃのためのアンドゲートＡＮＤ２　
、ＡＮＤｌと、反転ＰＷＭ信号ｉｕｃを積分する第１の
抵抗Ｒ１、第１のコンデンサＣ１で構成される第１の積
分回路と、ＰＷＭ信号ｉｕｃを積分する第２の抵抗Ｒ２
、第２のコンデンサＣ２で構成される第２の積分回路と
、各積分回路に接続された信号反転型ヒステリシス回路
ＨＴ１．ＨＴ２と、インバート回路ＩＮＴ２．　ＩＮ’
ｌ’、！＋で構成される。次に第６図構成の動作を第７
図の各部波形図を基に説明すると、ＰＷＭ信号ｉｕｃは
アンドゲートＡＮ’Ｄ２を介し第２の積分回路へ、イン
バート回路ＩＮＴ　１で反転された反転ＰＷＭ信号ｉｕ
ｃはアンドゲートＡＮＤ１を介し第１の積分回路へ入力
される。各積分回路は立上り時に時定数を持ち、立下り
時に時定数を持たない様に各コンデンサ、抵抗の値が定
められている。従って、ＰＷＭ信号ｉｕｃの立上りでは
、第２の積分回路からは徐々に立上り積分量カニ１が、
第１の積分回路からは急速に立下る積分出力■１が発生
し、ＰＷＭ信号ｉｕｃの立下りでは、第２の積分回路か
らは急速に立下る積分出力■ｌが、第１の積分回路から
は徐々に立上る積分出力Ｉｌが発生する。この積分出力
■１　＋　Ｉ１はヒステリシス回路ＨＴ１．ＨＴ２に入
力される。ヒステリシス回路Ｈ’ｌ’１．ＨＴ２は立上
りのスライスレベルＳＬ１と立下りのスライスレベルＳ
Ｌ２とが異する様に構成されており、立上フレベルＳＬ
Ｉ　ｔｄ　高＜、立下フレベルＳＬ２は低く設定されて
いる。従って、ヒステリシス回路ＨＴ１．ＨＴ２からは
各々Ｉ、　、　Ｉ２の出力が発生され、インバート回路
ＩＮＴ２．　　ＩＮ’ｌｌで反転され、インバータ駆動
信号ＳＱｌ、　ＳＱ／！として出力される。即ち、イン
バータ駆動信号Ｓ　Ｑｌはローレベル（０”）の期間の
幅が斜線部が広がって、逆ニインバータ駆動信号Ｓ　Ｑ
２のハイレベル（“１”）の期間の幅が斜線部だけせば
まっていることになる。更に、ヒステリシス回路ＨＴ１
．　ＨＴ　２の出力は互いのアンドゲートＡＮＤ１　、
　ＡＮＤ２にゲート制御入力として入力されており、い
わゆるラッチ回路の形式を採っている。これによれば、
不要なノイズ成分を除去出来、ノイズによってインバー
タ駆動信号ＳＱＩ、ＳＱ２が共にハイレベル（”１″）
となることを防止することができる。

さて、本発明の実施例構成では、第１図に示す従来構成
のＤＡコンバータ４ａ、４ｂ、４ｃ、Ｗ相電流作成回路
５、演算アンプ６、パルス幅変調回路７の動作を演算プ
ロセッサ１０．タイマｌｌａ、１１ｂによって行なうも
のである。

以下、第４図実施例構成の動作を説明すると、前述の如
く演算回路３のプロセッサ３ｏは、振幅指令Ｉｄ＝ｉ演
算し、Ｕ相位相指令Ｕｄを演算すると、演算プロセッサ
１ｏに対し、７２３６％バス制御回路１３、バス３７を
介しこの振幅指令Ｉｄ、Ｕ相位相指令、Ｕｄ、指令速度
ｃＶを出力する。

演算プロセッサ１０は、内蔵するメモリに格納された演
算プログラムに基いて次の演算処理を実行する。

■　入力されたＵ相位相指令Ｕ　’ｄからＶ相、Ｗ相位
相指令Ｖｄ、Ｗｄを演算する（位相指令演算ステップ）
。

これは、指令速度ＣＶが与えられるので、正弦波の周波
数がわかるから、Ｕ相電流指令に対し１２０°、２４０
°遅れた値を演算すれば、■相、Ｗ相電流指令Ｖｄ、Ｗ
ｄが得られる。

■　次に、入力された振副指令Ｉｄと前述のＵ相、Ｖ［
、Ｗ相位相指令Ｕｄ、　Ｖｄ、　Ｗｄ　ト（ｉ−乗算し
、各相の電流指令Ｉｕ、Ｉｖ、Ｉｗを演算する（相電流
指令演算ステップ）・ ■　演算プロセッサ１０はゲート信号ＧＡＴＥ、制御信
号を出力し、バス制御回路１３の各バストランシーバー
をハイインピーダンストシ、バス６６とバス３７を分離
し、電流検出回路１２ａから交互に芙相電流Ｉａｕ、Ｉ
ａｖ　ｔ−Ａ　Ｄ　コｙバータ１２ａに出力せしめ、更
ＶｃＡＤコンバータ１２ａからデジタル値の実相電流Ｉ
ａｕ、Ｉａｖ　ｆパス３７を介し演算プロセッサ１０に
入力せしめる。演算プロセッサ１０は実相電流Ｉａｕ　
、　Ｉａｖから周知の演算方程式によりＷ相の実相電流
Ｉａｗを演算する。（実相電流ステップ）。

■　各相の電流指令Ｉｕ、　ｌｖ、　Ｉｗと実相電流ｌ
ａｕ、　Ｉａｖ、　Ｉａｗとの差分を演算し、三相交流
信号ｉｕ、　ｉｖ、　ｉｗを求める（三相交流演算ステ
ップ）。

■　得られた三相交流信号ｉｕ、ｉｖ、ｉｗを比例積分
する（比例積分ステップ）。

■　この三相交流信号ｉｕ、　ｉｖ、　ｊｗからパルス
幅指令信号を演算する（パルス幅指令演算ステップ）。

これを第８図により説明すると、第８図（Ａ）に示す三
角波信号ＴＢＳの周期を第８図（Ｂ）の如＜Ｔｔとじ、
周期Ｔｌの中点をザンブリングバルス（第８図（Ｃ）　
）として、そのサンプリングパルス時の交流信号ｉｕの
値ｉｕｄ　Ｋ対応したパルス幅値Ｔ２を演算する。これ
は、ｋ・（ｉｕｍ−ｉｕｄ）の演算により得られる。

但し、１ｕｔｎは交流信号の最大設定値、ｋは定数とす
る。次に周期パルスからの時間Ｔ３を、Ｔ３−（Ｔｔ　
　Ｔｚ　）／２により演算する。同様にＶ相、Ｗ相交流信号ｉｖ。

ｉｗに・ついても演算する。この演算は各三角波の周期
毎に行なわれ、パルス幅指令信号Ｔ２　＋　Ｔ３が出力
される。

■　これら各相のパルス幅指令信号ＴＵ２．　ＴＵ３゜
ＴＶ２．　ＴＶ３．　ＴＷ２．　ＴＷ３をバス６７、バ
ス制御回路１３、バス３６を介しプロセッサ６０へ与え
る。

以上で演算プロセッサ１０の動作は終了し、次に、プロ
セッサ４０はバス３６．バス制御回路１３゜バス６７を
介し、パルス幅指令信号ＴＵ、〜ＴＷ３をタイマ１１ａ
、ｂへ与える。タイマ’ｌａ、１１ｂは各相分のタイマ
を含み、指令信号ＴＵ３を第１のタイマ１１ａが計時後
、第２のタイマｉｉｂが指令信号Ｔ’Ｕ２ｉ計時する。

これを第９図のタイマ１１ａ、１１ｂの詳細ブロック図
を基に説明すると、バス３７を介し１、パルス幅指令信
号ＴＵ２　、　Ｔ［Ｊａ　、　ＴＶ２　、　ＴＶａ　。

ＴＶＶ２．　Ｔνｖ３を受け、プロセッサ３０からのコ
ントロール信号Ｃ８Ｋよりタイマ１１ａにパルス幅指令
信号ＴＵａ　、　ＴＶａ　、　ＴＷｓ　カ、タイ−ｑ　
１　ｌ　ｂ　ＶＣパルス幅指令信号ＴＵ２．　ＴＶ２．
　ＴＷｓがセットされ１図示し力いクロックが入力され
、タイマ１１ａがクロックを計数する。タイマ１１ａは
第１０図の例では、ＴＷ３時間経過すると出力ｏＩ５を
タイマｉｉｂのゲート端子ＧＴ３に発し、タイマｉｉｂ
のＴＷ２時間の計数を開始させる。同様に各々ＴＶ３．
　ＴＵ３　　時間計数すると出力ｏｕｔ２　、　　ｏｕ
ｔｌ　ｆタイマ１１ｂのゲート端子ＧＴ２゜ＧＴＩＫ発
し、タイマ１１　ｂ　（７）　ＴＶ２　、　ＴＵｚ　時
間ノｆｆ１ｔ数を開始せしめる。タイマ１１ｂは各々Ｔ
Ｗ２．　ＴＵ、　。

ＴＶ２Ｗ″ｉ数終了するとリセットされ、計数期間にハ
イレベル（”１”）の出力を発するから、第１０図の如
く各相に対し、パルス幅変調信号ｉｕｃ、ｉｖｃ。

ｉｗｃが出力されることになる。

このパルス幅変調信号ｉｕｃ、　ｉｖｃ、　ｉｗｃは各
相の不感帯発生回路１４ａ、　１４ｂ、　１４ｃで不感
帯を持つパルス幅変調信号Ｓ　Ｑｌ〜ＳＱ６に変換され
、インバータ８の各パワートランジスタＱｌ　−Ｑａに
与えられ、交流モータ１に駆動電流が与えられる。この
プロセッサ３０からの振幅指令Ｉｄ等の演算プロセッサ
１０への転送、演算プロセッサ１０のパルス幅指令信号
の演算、演算プロセッサ１０からのパルス幅指令信号の
プロセッサ６０への転送、プロセッサ６０からタイマ１
１ａ、１１ｂへのパルス幅指令信号の転送は周期的に行
なわれるので、モータ１は遅滞なく制御されることにな
る。

岡、前述の演算プロセッサは、周知のシグナルプロセッ
サ（例えばインテル社製μＰＤ７７２０）であるので、
プロセッサ６０を介さないと他の回路へ転送出来ないこ
とから、プロセッサ３０を介しタイマ１１ヘパルス幅指
令を与える様に構成しているが、これに限られない。

以上説明した様に、本発明によれば、交流モータの実相
電流を検出する電流検出回路と、検出された実相電流を
デジタル値に変換するＡＤコンバータと、演算された電
流指令と該モータの実相電流から各相のパルス幅指令を
演算するプロセッサと、該プロセッサのパルス幅指令に
基いて各相のハ／Ｌ／ス幅変調信号を出力するタイマと
、該タイマのパルス幅変調信号によシ該モータを駆動す
るインバータとを有して構成されているので、電流ル−
ブを全デジタル化出来るという効果を奏し、構成の簡単
化、価格の低価格に寄与するとともに調整も不要となる
。更に、電流検出回路が、検出器、アナログスイッチ、
切替回路で構成されているので、１つのＡＤコンバータ
で２相分の相電流のデジタル値が得られるので、構成が
一層簡単化するという効果をブレ、しかもプロセッサの
必要な時に相電流が得られるので、プロセッサの電流ル
ープ演算の実行が中断することもないという効果も奏す
る。

同、本発明を一実施例により説明し女が、本発明の主旨
の範囲内で種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。

【図面の簡単な説明】

第１図は従来の交流モータ制御回路のブロック図、第２
図は第１図構成の要部構成図、第６図は第２図構成の動
作説明図、第４図は本発明の一実施例ブロック図、第５
図は第４図構成におけるバス制御回路構成図、第６図は
第４図構成における不感帯発生回路構成図、第７図は第
６図構成の各部波形図、第８図は第４図構成のパルス幅
変調説明図、第９図は列４図構成におけるタイマ回路構
成図、第１０図は第９図構成の波形図、第１１図は第４
図構成における電流検出回路構成図、第１２図は第１１
図構成の各部波形図を示す。図中、８・・・インバータ、１ｏ・・・演算プロセッサ
、１１ａ、１１ｂ・・・タイマ、１２ａ・・・電流検出
回路、１２ｂ・・・ＡＤコンバータ、　ＳＷＵ、８ＷＶ
・・・アナログスイッチ、９ａ、９ｂ・・・検出器。特許出願人　　　　　ファナック株式会社代理人　　弁
理士　　　辻　　　　　實外２名第Ｓ　図第８図第　ｑ　図第１Ｏ面

Claims

【特許請求の範囲】

交流モータの実相電流を検出する電流検出回路と、該検
出された実相電流をデジタル値に交換するアナログ・デ
ジタル交換器と、演算された電流指令と該デジタル化さ
れた実相電流から各相のパルス幅指令を演算するプロセ
ッサと、該プロセッサのパルス幅指令に基いて各相のパ
ルス幅変調信号を出力するタイマと、該タイマのパルス
幅変調信号により該交流モータを駆動するインバータと
を有し、該電流検出回路は少なくとも２相の電流を検出
するための検出器と、該検出される各相に対応して設け
られたアナログスイッチと、該プロセッサの制御信号に
よって該アナログスイッチを切替える切替回路とを備え
、該アナログスイッチを介し該検出された電流を順次ア
ナログ・デジタル変換器に入力することを特徴とする交
流モータの制御回路。