JPS59970A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59970A JPS59970A JP57110369A JP11036982A JPS59970A JP S59970 A JPS59970 A JP S59970A JP 57110369 A JP57110369 A JP 57110369A JP 11036982 A JP11036982 A JP 11036982A JP S59970 A JPS59970 A JP S59970A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- recess
- resistance
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１ａ） 発明の技術分野
本発明は半導体装置に係り、特に高耐圧化且つ高密度に
集積可能なｍ−ｖ族化合物半導体素子の構造に関する。
集積可能なｍ−ｖ族化合物半導体素子の構造に関する。
（ｂｌ 従来技術と問題点
ｍ−ｖ族化合物半導体２例えばＧａＡｓＦ Ｅ Ｔは通
常、ＧａＡｓ半絶縁性基板上に高抵抗のＧａＡｌＡｓよ
りなるバッファ層を設け、その上に能動層を形成し、し
かる後バッファ層の不要部分を除去したメサ構造により
作成されている。この構造は素子表面１こ凹凸を生じる
ため素子を高密度に配設することが困難である。
常、ＧａＡｓ半絶縁性基板上に高抵抗のＧａＡｌＡｓよ
りなるバッファ層を設け、その上に能動層を形成し、し
かる後バッファ層の不要部分を除去したメサ構造により
作成されている。この構造は素子表面１こ凹凸を生じる
ため素子を高密度に配設することが困難である。
そこで上記バッファ層を、表面に凹部を有する半Ｉ＠ｌ
縁性のＧａＡｓ層とし、上記凹部内にｌ［−Ｖ族化合物
半導体よりなる能動層を、表面が前記）く、７フア屓と
略同一平面になるよう形成した構造が提唱されている。
縁性のＧａＡｓ層とし、上記凹部内にｌ［−Ｖ族化合物
半導体よりなる能動層を、表面が前記）く、７フア屓と
略同一平面になるよう形成した構造が提唱されている。
ところが半絶縁性ＧａＡｓのＴ−Ｖ（電圧−電流）特性
は、オーミック領域とスペースチャージ領域との境界電
圧をｖ ｔｈ、試料の厚さをｔ。
は、オーミック領域とスペースチャージ領域との境界電
圧をｖ ｔｈ、試料の厚さをｔ。
ｖｔｈにおける電界強度をＥｔｈとすると、Ｅ ｔｈ＝
Ｖ ｔｈ／ ｔ で表されることが知られている。Ｅｔｈは試料の厚さｔ
に依存する。従って素子を高密度に集積するために素子
間絶縁分離領域の幅を小さくすると素子間に漏れ電流が
流れる。そのためこの構造としても半導体素子を高耐圧
化し且つ高密度に配設したｍ−ｖ族化合物半導体装置を
製作することは困、難である。
Ｖ ｔｈ／ ｔ で表されることが知られている。Ｅｔｈは試料の厚さｔ
に依存する。従って素子を高密度に集積するために素子
間絶縁分離領域の幅を小さくすると素子間に漏れ電流が
流れる。そのためこの構造としても半導体素子を高耐圧
化し且つ高密度に配設したｍ−ｖ族化合物半導体装置を
製作することは困、難である。
（ｅ） 発明の目的
本発明の目的は上記問題点を解消して、表面が平坦で且
つ高耐圧素子を高密度に集積し得る■−“■族化合物半
導体よりなる半導体装置を提供することにある。
つ高耐圧素子を高密度に集積し得る■−“■族化合物半
導体よりなる半導体装置を提供することにある。
ｌｄｌ 発明の構成
本発明の特徴は、ｍ−ｖ族化合物半導体よりなる基板と
、該基板上に形成された高抵抗Ｇａ１−ＸＡＩＸＡｓ層
と、該高抵抗Ｇｅｔ−ｘＡＩＸＡｓ層表面に島状に埋設
され、他の領域と前記高抵抗Ｇａ、ｘＡｌｙ Ａｓ層に
より絶縁分離された複数のＧａＡｓ層を有し、該ＧａＡ
ｓ層に能動素子及び／または受動素子が形成されてなる
ことにある。
、該基板上に形成された高抵抗Ｇａ１−ＸＡＩＸＡｓ層
と、該高抵抗Ｇｅｔ−ｘＡＩＸＡｓ層表面に島状に埋設
され、他の領域と前記高抵抗Ｇａ、ｘＡｌｙ Ａｓ層に
より絶縁分離された複数のＧａＡｓ層を有し、該ＧａＡ
ｓ層に能動素子及び／または受動素子が形成されてなる
ことにある。
ｌｅｔ 発明の実施例
以下本発明の一実施例を図面により説明する。
第１図及び第２図は本発明の詳細な説明するための図で
、第１図は前述のＩ−Ｖ特性の測定方法を示す要部断面
図、第２図はＧａＡｌＡｓ及びＧａＡ４結晶の境界電圧
における電界強度Ｅｔｈと試料の厚さｔとの関係を示す
曲線図である。
、第１図は前述のＩ−Ｖ特性の測定方法を示す要部断面
図、第２図はＧａＡｌＡｓ及びＧａＡ４結晶の境界電圧
における電界強度Ｅｔｈと試料の厚さｔとの関係を示す
曲線図である。
第１図にみられる如く、化合物半導体よりなる試料ｌの
、対向する２つの主面にそれぞれ設けられた電極２，３
間に電圧を印加し、そのとき流れる電流を測定し、得ら
れた電圧Ｖと電流■との関係から、前述の境界電圧にお
ける電界強度Ｅｔｈを求める。この測定を種々の厚さの
試料について行なって、境界電圧における電界強度Ｅｔ
ｈの試料の厚さｔに対する依存性を求める。
、対向する２つの主面にそれぞれ設けられた電極２，３
間に電圧を印加し、そのとき流れる電流を測定し、得ら
れた電圧Ｖと電流■との関係から、前述の境界電圧にお
ける電界強度Ｅｔｈを求める。この測定を種々の厚さの
試料について行なって、境界電圧における電界強度Ｅｔ
ｈの試料の厚さｔに対する依存性を求める。
本願の発明者らはこの測定方法により種々の■−■族化
合物半導体について上記Ｅｔｈのｔに対する依存性を検
討した結果、第２図に見られる如くＧａＡｌＡｓ （破
線Ａ）はＧａＡｓ （実線Ｂ）と比較し、厚さが同一な
らば遥かに強電界に耐えることを見出した。
合物半導体について上記Ｅｔｈのｔに対する依存性を検
討した結果、第２図に見られる如くＧａＡｌＡｓ （破
線Ａ）はＧａＡｓ （実線Ｂ）と比較し、厚さが同一な
らば遥かに強電界に耐えることを見出した。
本発明はこの事実に基づいてなされたもので、バッファ
層を高抵抗のＧａＡｌＡｓ層を用いて形成し、このＧａ
ＡｌＡｓ層表面に凹部を設け、該凹部内に表面が前記Ｇ
ａ＾１Ａｓｉｉｉ表面と略同−高きを有する能動層を形
成した構造とすることにより、素子間絶縁分離領域の幅
を薄くすることを可能ならしめたちのである。
層を高抵抗のＧａＡｌＡｓ層を用いて形成し、このＧａ
ＡｌＡｓ層表面に凹部を設け、該凹部内に表面が前記Ｇ
ａ＾１Ａｓｉｉｉ表面と略同−高きを有する能動層を形
成した構造とすることにより、素子間絶縁分離領域の幅
を薄くすることを可能ならしめたちのである。
以下第３図の要部断面図により本発明の一実施例を工程
の順に説明する。
の順に説明する。
同図＋ａｌは半絶縁性のＧａＡｓ基板１１である。本実
施例ではこの基板１１材料として半絶縁性のＧａＡｓ単
結晶を用いたが、基板１１材料はこれに限定されるもの
ではなく、ｍ−ｖ族化合物半導体であれば低抵抗基板で
あっても良い。
施例ではこの基板１１材料として半絶縁性のＧａＡｓ単
結晶を用いたが、基板１１材料はこれに限定されるもの
ではなく、ｍ−ｖ族化合物半導体であれば低抵抗基板で
あっても良い。
上記基板１１上に、Ｇ ａｔ−ｘ＾１ＸＡｓ （但しｘ
＝０．２〜０．５）層１２を気相成長せしめる〔同図中
）〕。本工程は、酸素（０，）を微量（例えば１〜１０
ｐｐｎ＋）ドープした水素（Ｈｌ）ガスと、トリメチ
ルアルミニュウム（ＴＭＡ ｊ （ｃｌ（、）、 Ａ
Ｉ） ）とトリメチルガリュウム（ＴＭＧ： （Ｃ
Ｈ，）、Ｇａ〕及びアルシン（ＡｓＨ＊）との混合ガス
を反応ガスとするエピタキシアル成長法により実施出来
る。なお本実施例においてはその厚さを凡そ１〜５〔μ
ｍ〕とした。この工程において上記成長層には０．を含
有せしめたので、得られたｃａｌ−Ｘ＾ｌｘ＾Ｓ層１２
は高抵抗層に形成される。
＝０．２〜０．５）層１２を気相成長せしめる〔同図中
）〕。本工程は、酸素（０，）を微量（例えば１〜１０
ｐｐｎ＋）ドープした水素（Ｈｌ）ガスと、トリメチ
ルアルミニュウム（ＴＭＡ ｊ （ｃｌ（、）、 Ａ
Ｉ） ）とトリメチルガリュウム（ＴＭＧ： （Ｃ
Ｈ，）、Ｇａ〕及びアルシン（ＡｓＨ＊）との混合ガス
を反応ガスとするエピタキシアル成長法により実施出来
る。なお本実施例においてはその厚さを凡そ１〜５〔μ
ｍ〕とした。この工程において上記成長層には０．を含
有せしめたので、得られたｃａｌ−Ｘ＾ｌｘ＾Ｓ層１２
は高抵抗層に形成される。
次いで上記Ｇａ１−ｙ＾ｌＸＡｓ１！１２表面をプラズ
マ酸化法或いは陽極酸化法により酸化して酸化膜１３を
形成する〔同図（Ｃ）〕。
マ酸化法或いは陽極酸化法により酸化して酸化膜１３を
形成する〔同図（Ｃ）〕。
この酸化膜１３を通常のフォトエツチング法によりレジ
スト１ｌｉ１４をマスクとして選択的に除去し、開口１
５を設け〔同図（ｄ１３、次いで例えば弗酸（ＨＦ）系
の薬品で処理する等の方法で上記Ｇａ１−ＸＡ ｌＸＡ
ｓ層１２を選択的に除去し、所定の深さの凹部１６を形
成する〔同図（ｅ）〕。このあとマスクとして用いたレ
ジスト膜１４を除去する。
スト１ｌｉ１４をマスクとして選択的に除去し、開口１
５を設け〔同図（ｄ１３、次いで例えば弗酸（ＨＦ）系
の薬品で処理する等の方法で上記Ｇａ１−ＸＡ ｌＸＡ
ｓ層１２を選択的に除去し、所定の深さの凹部１６を形
成する〔同図（ｅ）〕。このあとマスクとして用いたレ
ジスト膜１４を除去する。
次いで上記ＴＭＧ及びアルシン（Ａ ｓ Ｈｓ ）を反
応ガスとするエピタキシアル成長法により、上記凹部１
６内に不純物濃度凡そ０．５〜１．５ｘ ｌｄ”（ｃｍ
〕のｎ型のＧａＡｓ層１７を成長させる〔同図（ｆ）〕
。本工程において酸化ＩＩ！１３の合計面積に対して開
口１６の合計面積が大きければ、酸化膜１３上における
多結晶ＧａＡｓ粒子の析出は抑制され、成長は開口１６
部においてのみ進行し、凹部１６には上述のｎ型のＧａ
Ａｓが充填される。従って本工程において酸化膜１３と
高抵抗ＧａＡｓ１ｉ１７の表面が平坦面になるよう、前
記エピタキシアル成長を制御することは容易である。
応ガスとするエピタキシアル成長法により、上記凹部１
６内に不純物濃度凡そ０．５〜１．５ｘ ｌｄ”（ｃｍ
〕のｎ型のＧａＡｓ層１７を成長させる〔同図（ｆ）〕
。本工程において酸化ＩＩ！１３の合計面積に対して開
口１６の合計面積が大きければ、酸化膜１３上における
多結晶ＧａＡｓ粒子の析出は抑制され、成長は開口１６
部においてのみ進行し、凹部１６には上述のｎ型のＧａ
Ａｓが充填される。従って本工程において酸化膜１３と
高抵抗ＧａＡｓ１ｉ１７の表面が平坦面になるよう、前
記エピタキシアル成長を制御することは容易である。
上記ｎ型のＧａＡｓ層１７は素子形、成領域であって、
華の領域は高抵抗Ｇａ１−ＸＡｌｘＡｓ層１２によって
画定されている。従ってこのあと通常の製造方法により
ショットキゲート電極１８．ソース、ドレインの電極配
線１９．２０．２１を形成して得られた本実施例の完成
体〔同図（ｇ））においては、各素子間は高抵抗のＧａ
１−ＸＡｌｘＡｓ層１２により絶縁分離されている。
華の領域は高抵抗Ｇａ１−ＸＡｌｘＡｓ層１２によって
画定されている。従ってこのあと通常の製造方法により
ショットキゲート電極１８．ソース、ドレインの電極配
線１９．２０．２１を形成して得られた本実施例の完成
体〔同図（ｇ））においては、各素子間は高抵抗のＧａ
１−ＸＡｌｘＡｓ層１２により絶縁分離されている。
前述の如＜ Ｇａ１４Ａ１ｘ ＡｓはＥｔ肋ぺ高いので
、互いに隣接する素子間隔即ち素子間絶縁分離領域の幅
りを、ＧａＡｓを使用した場合に比較してはるかに小さ
くすることが出来る。
、互いに隣接する素子間隔即ち素子間絶縁分離領域の幅
りを、ＧａＡｓを使用した場合に比較してはるかに小さ
くすることが出来る。
またＧａ１−ｙＡｌ）（Ａｓ層１２は高抵抗であるため
、素子直下のＧａ１−Ｊｌ）＜ Ａｓ層１２″、その下
層のＧａＡｓ基板を介して隣接する他の素子に流れる漏
れ電流は極めて少ない、従って素子領域直下のＧａ＋ヶ
ＡＩＸＡｓｊｉ！ １２ ”もＧａＡｓ層に比較して薄
くすることが出来る。例えばＧａＡｓ層の場合に数１０
（μｍ〕必要なばあいに、Ｇａ１−、＜Ａｌｘ Ａｓ層
であれば数（μｍ）で良い。
、素子直下のＧａ１−Ｊｌ）＜ Ａｓ層１２″、その下
層のＧａＡｓ基板を介して隣接する他の素子に流れる漏
れ電流は極めて少ない、従って素子領域直下のＧａ＋ヶ
ＡＩＸＡｓｊｉ！ １２ ”もＧａＡｓ層に比較して薄
くすることが出来る。例えばＧａＡｓ層の場合に数１０
（μｍ〕必要なばあいに、Ｇａ１−、＜Ａｌｘ Ａｓ層
であれば数（μｍ）で良い。
（ｆ） 発明の詳細
な説明した如く本発明によれば、■−■族化合物半導体
を用いた半導体装置の素子表面が平坦化され、しかも高
耐圧素子の高密度配役が可能となる。
を用いた半導体装置の素子表面が平坦化され、しかも高
耐圧素子の高密度配役が可能となる。
第１図は及び第２図は本発明の根拠をせっめいするため
の要部断面図及び曲線図、第３図は本発明の一実施例を
示す要部断面図である。 図において、１１はｍ−ｖ族化合物半導体よりなる基板
、１２は高抵抗Ｇａ１−ｘＡＬｙ Ａｓ層、１３は酸化
膜、１５は開口、１６は凹部、１７はｎ型ＧａＡｓ層を
示す。 第１図 第２図 −一ゆ厚２ ｔ （）１ｍ） 第３ｗｉ
の要部断面図及び曲線図、第３図は本発明の一実施例を
示す要部断面図である。 図において、１１はｍ−ｖ族化合物半導体よりなる基板
、１２は高抵抗Ｇａ１−ｘＡＬｙ Ａｓ層、１３は酸化
膜、１５は開口、１６は凹部、１７はｎ型ＧａＡｓ層を
示す。 第１図 第２図 −一ゆ厚２ ｔ （）１ｍ） 第３ｗｉ
Claims (1)
- ｍ−ｖ族化合物半導体よりなる基板と、該基板上に形成
された高抵抗Ｇａ１−ｙ＾ＩＸ Ａｓ層と、核晶抵抗Ｇ
ａ１−×＾ＩＸ Ａｓ層表面に島状に埋設され、他の領
域と前記高抵抗Ｇａ１−ＸＡＩＸＡｓ層により絶縁分離
された複数のＧａＡｓ層を有し、該ＧａＡｓ層に能動素
子及び／または受動素子が形成されてなることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110369A JPS59970A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110369A JPS59970A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59970A true JPS59970A (ja) | 1984-01-06 |
Family
ID=14534041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110369A Pending JPS59970A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199032A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | 半導体集積回路とその製造方法 |
-
1982
- 1982-06-25 JP JP57110369A patent/JPS59970A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199032A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | 半導体集積回路とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5019882A (en) | Germanium channel silicon MOSFET | |
| EP0551110B1 (en) | Compound semiconductor devices | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| US4837178A (en) | Method for producing a semiconductor integrated circuit having an improved isolation structure | |
| CN117598047A (zh) | 具有静电定界的有源区的半导体器件 | |
| JPS63108709A (ja) | 半導体装置およびその製造方法 | |
| JPS59970A (ja) | 半導体装置 | |
| US4772932A (en) | Bipolar transistor and including gas layers between the emitter and base and the base and collector | |
| EP0472262B1 (en) | Heterojunction bipolar transistor | |
| CA1238122A (en) | Semiconductor device | |
| JPS60229375A (ja) | 化合物半導体装置の製法 | |
| WO2021243603A1 (zh) | 半导体结构及其制作方法 | |
| JP3102947B2 (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 | |
| JPH0289325A (ja) | 化合物半導体の構造体及びその形成方法 | |
| WO2025203604A1 (ja) | 半導体装置 | |
| JPH06196504A (ja) | 半導体装置およびその製造方法 | |
| JPH05190577A (ja) | 半導体装置の製造方法 | |
| JPS5891631A (ja) | 半導体装置 | |
| JP2819673B2 (ja) | 電界効果トランジスタ | |
| JPH0621105A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH01257372A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JP2735878B2 (ja) | 電界効果半導体装置 | |
| JPS62113479A (ja) | 電界効果半導体装置の製造方法 | |
| JPS6062175A (ja) | 半導体装置の製造方法 |