JPH01257372A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH01257372A JPH01257372A JP63085938A JP8593888A JPH01257372A JP H01257372 A JPH01257372 A JP H01257372A JP 63085938 A JP63085938 A JP 63085938A JP 8593888 A JP8593888 A JP 8593888A JP H01257372 A JPH01257372 A JP H01257372A
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体として砒化ガリウム（ＧａＡｓ）を用
いた絶縁ゲート型電界効果トランジスタに関する。
いた絶縁ゲート型電界効果トランジスタに関する。
（従来の技術）
現在、電力用スイッチング素子として二重拡散を用いて
作り、基板面に垂直方向に電流を流すＳｌ電力用ＭＯ３
ＦＥＴが用いられている。第２図はそのようなＭＯＳＦ
ＥＴを示し、ｎ９層２２を介してドレイン電極２３に接
触するｎ形ドレイン層２１の表面層にｐ形チャネル層２
４を形成し、さらにその表面層にｎ・ソース層２５を設
けてドレイン層２１との間にチャネル領域２６となるよ
うにする。ラッチング現象防止のためにソース層２５の
下の抵抗の低減と、ソース層２５にも接触するソース電
極２８との接触抵抗の低減のために、チャネル層２４の
中央にｐ°低抵抗層２７を形成する。チャネル形成領域
２６をｎチャネルに反転させるためのゲート電極２９は
、例えば多結晶シリコンを用いてシリコン基板の表面に
熱酸化により形成されるゲート酸化膜３０の上に設けら
れる。しかしこの素子は、高耐圧にするときにはオン抵
抗が高くなって大電流を流すのが難しい、これに対して
、ｎ゛層２２の代わりに９０層を設けてｎチャネルを通
じて０層２１に注入される電子に呼応してその９０層か
ら正孔が注入されることによる１層２１の導電変調を利
用した絶桃ゲート型バイポーラトランジスタ （ＩＧＢ
Ｔ）の開発が進められている。
作り、基板面に垂直方向に電流を流すＳｌ電力用ＭＯ３
ＦＥＴが用いられている。第２図はそのようなＭＯＳＦ
ＥＴを示し、ｎ９層２２を介してドレイン電極２３に接
触するｎ形ドレイン層２１の表面層にｐ形チャネル層２
４を形成し、さらにその表面層にｎ・ソース層２５を設
けてドレイン層２１との間にチャネル領域２６となるよ
うにする。ラッチング現象防止のためにソース層２５の
下の抵抗の低減と、ソース層２５にも接触するソース電
極２８との接触抵抗の低減のために、チャネル層２４の
中央にｐ°低抵抗層２７を形成する。チャネル形成領域
２６をｎチャネルに反転させるためのゲート電極２９は
、例えば多結晶シリコンを用いてシリコン基板の表面に
熱酸化により形成されるゲート酸化膜３０の上に設けら
れる。しかしこの素子は、高耐圧にするときにはオン抵
抗が高くなって大電流を流すのが難しい、これに対して
、ｎ゛層２２の代わりに９０層を設けてｎチャネルを通
じて０層２１に注入される電子に呼応してその９０層か
ら正孔が注入されることによる１層２１の導電変調を利
用した絶桃ゲート型バイポーラトランジスタ （ＩＧＢ
Ｔ）の開発が進められている。
しかし、このＩＧＢＴは素子構造、製造プロセスの複雑
化等の問題がある。そこで、Ｓｉに比して高い移動度を
有するＧａＡｓを用いれば、Ｓ１電力用ＭＯ３ＦＥＴに
くらべて大電流、高耐圧のトランジスタが実現できる可
能性がある。しかしながら、ＧａＡｓにおいてはＳｌの
ように熱酸化によりＳｉとの間に良好な界面特性を有す
る酸化膜が形成することが困難であり、ＭＯ５構造を構
成できないという問題がある。
化等の問題がある。そこで、Ｓｉに比して高い移動度を
有するＧａＡｓを用いれば、Ｓ１電力用ＭＯ３ＦＥＴに
くらべて大電流、高耐圧のトランジスタが実現できる可
能性がある。しかしながら、ＧａＡｓにおいてはＳｌの
ように熱酸化によりＳｉとの間に良好な界面特性を有す
る酸化膜が形成することが困難であり、ＭＯ５構造を構
成できないという問題がある。
本発明の課題は、半導体としてＧａＡｓを用い、絶縁膜
として酸化膜を用いないで半導体基板の両面にそれぞれ
ソース、ドレイン電極を備えた高耐圧。
として酸化膜を用いないで半導体基板の両面にそれぞれ
ソース、ドレイン電極を備えた高耐圧。
大電流の絶縁ゲート型ＦＥＴを提供することにある。
上記の課題の解決のために本発明は、ＧａＡｓからなり
、第−導電型の第一領域と、第一領域の一面の表面層に
選択的に形成された第二ｉｔ型の第三領域と、第二領域
の表面層に第一領域との間にチャネル領域をはさむ高不
純物濃度の第一導電型の第三領域を有する基板のチャネ
ル領域上に、ドープされないＡ７ｔ Ｇａ＋−＝ Ａｓ
、ただしＱ＜ｘ≦１、あるいはＺｎ５ｅよりなる膜を介
してドープされたＧａＡｓよりなるゲートが設けられ、
第二領域および第三領域にソース電極、第−領域の他面
にドレイン電極がそれぞれ接続されたものとする。
、第−導電型の第一領域と、第一領域の一面の表面層に
選択的に形成された第二ｉｔ型の第三領域と、第二領域
の表面層に第一領域との間にチャネル領域をはさむ高不
純物濃度の第一導電型の第三領域を有する基板のチャネ
ル領域上に、ドープされないＡ７ｔ Ｇａ＋−＝ Ａｓ
、ただしＱ＜ｘ≦１、あるいはＺｎ５ｅよりなる膜を介
してドープされたＧａＡｓよりなるゲートが設けられ、
第二領域および第三領域にソース電極、第−領域の他面
にドレイン電極がそれぞれ接続されたものとする。
例えばｎチャネルのＦＥＴの場合、チャネル層のｐ−Ｇ
ａＡｓ層とドープされないＡ７． Ｇａ＋−ｘ Ａｓあ
るいはＺｎ５ｅからなる絶縁層の間のへテロ界面には二
次元電子ガスが生じ、ｎチャネルが形成されるので、Ｍ
ＩＳＦＥＴとしてＧａＡｓの高移動度を生かすことがで
きる。ｐチャネルの場合はｎ−ＧａＡｓＪｉとドープさ
れないＭ、ＩＧａｐ−、ＡｓあるいはＺｎ５ａからなる
絶縁層の間のへテロ界面によりｐチャネルが形成される
。
ａＡｓ層とドープされないＡ７． Ｇａ＋−ｘ Ａｓあ
るいはＺｎ５ｅからなる絶縁層の間のへテロ界面には二
次元電子ガスが生じ、ｎチャネルが形成されるので、Ｍ
ＩＳＦＥＴとしてＧａＡｓの高移動度を生かすことがで
きる。ｐチャネルの場合はｎ−ＧａＡｓＪｉとドープさ
れないＭ、ＩＧａｐ−、ＡｓあるいはＺｎ５ａからなる
絶縁層の間のへテロ界面によりｐチャネルが形成される
。
第１図は本発明の一実施例のＧａＡａからなるｎチャネ
ル電力用ＭＩＳＦＥＴを示し、ｎ０層２を介してドレイ
ン電極３に接触するｎ形ドレイン層（第一領域）１の中
にｐ−チャネル１ｉｔ（第二領域）４が形成されており
、さらにその表面にｎ０ソ一ス層 （第三領域）５を設
けてドレイン層１１との間がチャネル領域６となるよう
にする。ｐ−チャネル層４のソースＮ５の直下より内側
には低抵抗のｐ゛層７形成されており、ソースＮ５と共
にソース電極８に接触している。ｎ０ソ一ス層５の中央
部上からチャネル領域６の表面、さらにｎ Ｊｌｌ １
の表面を絶縁膜として覆うドープされないＡＪＡｓ膜１
０膜上０その上のゲートとしてのｎ”ＧａＡｓ層９がそ
れぞれエピタキシャル成長によって積層して設けられて
いる。このゲートには＾ｕ−Ｇｅ合金蒸着膜を下地層と
する＾植電橿１１が被着され、ｎ９層２に接触するドレ
イン電極３およびソース層５に接触する電極も＾ｕ−Ｇ
ｏ合金膜を介したＡｕ層よりなる。
ル電力用ＭＩＳＦＥＴを示し、ｎ０層２を介してドレイ
ン電極３に接触するｎ形ドレイン層（第一領域）１の中
にｐ−チャネル１ｉｔ（第二領域）４が形成されており
、さらにその表面にｎ０ソ一ス層 （第三領域）５を設
けてドレイン層１１との間がチャネル領域６となるよう
にする。ｐ−チャネル層４のソースＮ５の直下より内側
には低抵抗のｐ゛層７形成されており、ソースＮ５と共
にソース電極８に接触している。ｎ０ソ一ス層５の中央
部上からチャネル領域６の表面、さらにｎ Ｊｌｌ １
の表面を絶縁膜として覆うドープされないＡＪＡｓ膜１
０膜上０その上のゲートとしてのｎ”ＧａＡｓ層９がそ
れぞれエピタキシャル成長によって積層して設けられて
いる。このゲートには＾ｕ−Ｇｅ合金蒸着膜を下地層と
する＾植電橿１１が被着され、ｎ９層２に接触するドレ
イン電極３およびソース層５に接触する電極も＾ｕ−Ｇ
ｏ合金膜を介したＡｕ層よりなる。
これに対し、ｐ″ＧａＡｓＧａＡｓ層７ソース電極３の
大部分はＡｕ−Ｚｎ合金蒸着膜を介したＡｕ層よりなる
。ゲート９およびゲート電極ｌｌ上はシリコン酸化１１
１１２で被覆されている。
大部分はＡｕ−Ｚｎ合金蒸着膜を介したＡｕ層よりなる
。ゲート９およびゲート電極ｌｌ上はシリコン酸化１１
１１２で被覆されている。
第３図は第１図のＡ−Ａ’締断面におけるバンド図を示
す、このようにゲート電圧に誘起される界面のポテンシ
ャルの井戸３１にソース層５から電子が供給されてたま
り、二次元電子ガスが生じてｎチャネルが形成される。
す、このようにゲート電圧に誘起される界面のポテンシ
ャルの井戸３１にソース層５から電子が供給されてたま
り、二次元電子ガスが生じてｎチャネルが形成される。
第４図（ａ） 〜（１）は第１図に示したＭＯＳ Ｆ
ＥＴの製造工程を示す、先ずｎ”ＧａＡｓ基板２の上に
約ＩＸＩＱ１Ｓｃｍ−’の不純物濃度のｎＧａＡｓ１１
１を４０−の厚さにエピタキシャル成長させた （図ａ
Ｌエピタキシャル層１の上にスパッタあるいは蒸着でＳ
ＩＯ＊ｌｌＩを被着後、フォトエツチングで３１０！マ
スク３１を形成、さらに門ｇあるいはＺｎをドーズ量Ｉ
Ｘ １Ｇ” ａｍ −”。
ＥＴの製造工程を示す、先ずｎ”ＧａＡｓ基板２の上に
約ＩＸＩＱ１Ｓｃｍ−’の不純物濃度のｎＧａＡｓ１１
１を４０−の厚さにエピタキシャル成長させた （図ａ
Ｌエピタキシャル層１の上にスパッタあるいは蒸着でＳ
ＩＯ＊ｌｌＩを被着後、フォトエツチングで３１０！マ
スク３１を形成、さらに門ｇあるいはＺｎをドーズ量Ｉ
Ｘ １Ｇ” ａｍ −”。
深さ３１Ｉａ程度にイオン注入し、ｐ゛注入層７０を形
成した（図ｂ）０次にＳ１０．マスク３１を縮小してマ
スク３２とし、再びＭｌあるいはＺｎをドーズ量ｌＸｌ
０”１−ｓ、深さ１ａｍ程度にイオン注入し、ｐ−注入
層４０を形成した （図ｃＬつづいてアニールにより注
入１１４０．７０を活性化してｐ−１ｉ４．ｐ” １１
７にした（図ｄ）ａ Ｓ＋Ｊマスク３２を除去後再び全
面に５ｈｏｔを被着し、フォトエツチングでマスク３３
を形成、ＳｌをドーズＩ Ｉ Ｘ １０”ｍ−”、深さ
０．５ ｎにイオン注入を行い、アニール活性化により
ｎ″Ｎ５を形成した （図ｅ）ｅ次いで５１０８マスク
３３を除去後、エピタキシャル層表面にアンドープＶＡ
ｓ絶縁膜１０を２−の厚さに、不′１Ｉｌ１１．物濃度
５×１０１１．、−３のｎ”ＧａＡａ膜９を２−の厚さ
に順次積層し、フォトエツチング工程により図に示す部
分以外を除去した（図ｆ）。
成した（図ｂ）０次にＳ１０．マスク３１を縮小してマ
スク３２とし、再びＭｌあるいはＺｎをドーズ量ｌＸｌ
０”１−ｓ、深さ１ａｍ程度にイオン注入し、ｐ−注入
層４０を形成した （図ｃＬつづいてアニールにより注
入１１４０．７０を活性化してｐ−１ｉ４．ｐ” １１
７にした（図ｄ）ａ Ｓ＋Ｊマスク３２を除去後再び全
面に５ｈｏｔを被着し、フォトエツチングでマスク３３
を形成、ＳｌをドーズＩ Ｉ Ｘ １０”ｍ−”、深さ
０．５ ｎにイオン注入を行い、アニール活性化により
ｎ″Ｎ５を形成した （図ｅ）ｅ次いで５１０８マスク
３３を除去後、エピタキシャル層表面にアンドープＶＡ
ｓ絶縁膜１０を２−の厚さに、不′１Ｉｌ１１．物濃度
５×１０１１．、−３のｎ”ＧａＡａ膜９を２−の厚さ
に順次積層し、フォトエツチング工程により図に示す部
分以外を除去した（図ｆ）。
Ａｕ−Ｇｅ合金をｎ形のＧａＡｓ、すなわちｎ９ ドレ
イン層２．ｎ０ソース層５およびｎ゛ゲート９上に蒸着
し、さらにその上にＡｕ層を蒸着し、他の部分に付着し
た分をフォトエツチング工程で除いてドレイン電橋３．
ソース電極８の一部およびゲート電極１１を形成した（
図ｇＬｐ形のＧａＡｓすなわちチャネル層の低抵抗ｐ゛
層７に接触するソース電極８の部分はＡｕ −Ｚｎ合金
蒸着膜を下地としてのＡｕＪｉの蒸着フォトエツチング
工程で形成した（図ｈ）。
イン層２．ｎ０ソース層５およびｎ゛ゲート９上に蒸着
し、さらにその上にＡｕ層を蒸着し、他の部分に付着し
た分をフォトエツチング工程で除いてドレイン電橋３．
ソース電極８の一部およびゲート電極１１を形成した（
図ｇＬｐ形のＧａＡｓすなわちチャネル層の低抵抗ｐ゛
層７に接触するソース電極８の部分はＡｕ −Ｚｎ合金
蒸着膜を下地としてのＡｕＪｉの蒸着フォトエツチング
工程で形成した（図ｈ）。
最後にＣＶＤ法による堆積およびフォトエツチングでＳ
ｉｎｇアイソレーシッン７１１２を形成した。
ｉｎｇアイソレーシッン７１１２を形成した。
−Ｉ’ＩＱにバンドギャップ１．４ｅＶのＧａＡｓとバ
ンドギャップ２．２ｅＶのｋＩＡｓの界面には良好なヘ
テロ界面が形成でき、界面準位は非常に少なく、また高
品質の膜が得られるためしきい値電圧の制御性がよい、
耐圧は低濃度のドレイン層９への空乏層の拡がりにより
決定されるが、低濃度ｎ形ＧａＡｓ層はキャリア密度が
１０１４〜ＩＱ”ｏｓ−’に制御された良質なエピタキ
シャル膜を得ることが可能である。しかしＡＺＡｓにＧ
ａを加えたＡ７． Ｇａ１−＊ Ａｓあるいはバンドギ
ャップ２．３ａＶのＺｎ５ｅをゲート絶縁ｌｌ！１０と
してＭ＾３の代わりに用いた場合も、ＧａＡｓ上へのそ
れらのエピタキシャル成長およびそれらの上へのＧａＡ
ｓのエピタキシャル成長は容易であり、同様な工程で製
造できろ。
ンドギャップ２．２ｅＶのｋＩＡｓの界面には良好なヘ
テロ界面が形成でき、界面準位は非常に少なく、また高
品質の膜が得られるためしきい値電圧の制御性がよい、
耐圧は低濃度のドレイン層９への空乏層の拡がりにより
決定されるが、低濃度ｎ形ＧａＡｓ層はキャリア密度が
１０１４〜ＩＱ”ｏｓ−’に制御された良質なエピタキ
シャル膜を得ることが可能である。しかしＡＺＡｓにＧ
ａを加えたＡ７． Ｇａ１−＊ Ａｓあるいはバンドギ
ャップ２．３ａＶのＺｎ５ｅをゲート絶縁ｌｌ！１０と
してＭ＾３の代わりに用いた場合も、ＧａＡｓ上へのそ
れらのエピタキシャル成長およびそれらの上へのＧａＡ
ｓのエピタキシャル成長は容易であり、同様な工程で製
造できろ。
上記の実施例のＦＥＴは、電流を縦方向に流すためドレ
イン電流が大きく、半導体表面の利用効率が良（、高耐
圧化のための低不純物濃度領域を有する等の利点をもつ
上に、Ｓｌより高移動度でバンドギャップの大きいＧａ
Ａｓを用いているので、高周波特性が良好であり、オン
抵抗が低く、高温動作が可能である。
イン電流が大きく、半導体表面の利用効率が良（、高耐
圧化のための低不純物濃度領域を有する等の利点をもつ
上に、Ｓｌより高移動度でバンドギャップの大きいＧａ
Ａｓを用いているので、高周波特性が良好であり、オン
抵抗が低く、高温動作が可能である。
第１表に第２図に示した構造で耐圧５ｏｏｖ、電流容量
１０Ａおよび耐圧１０００Ｖ、電流容量５ＡのＳｔのＭ
Ｏ３ＦＦ、Ｔに対応する第１図に示した本発明の実施例
のＧａＡａのＭ［５ＦＥＴの特性を比較して示す。
１０Ａおよび耐圧１０００Ｖ、電流容量５ＡのＳｔのＭ
Ｏ３ＦＦ、Ｔに対応する第１図に示した本発明の実施例
のＧａＡａのＭ［５ＦＥＴの特性を比較して示す。
第１表から明らかなように、耐圧が同じ場合同一サイズ
のチップ当たりの電流容量がＳＩＭ ＯＳ ＦＥＴの３
倍であり、アンペア当たりコストも３１ＭＯ３ＦＥＴよ
り安くなる。
のチップ当たりの電流容量がＳＩＭ ＯＳ ＦＥＴの３
倍であり、アンペア当たりコストも３１ＭＯ３ＦＥＴよ
り安くなる。
本発明によれば、半導体としてＧａＡｓを用い、ゲート
絶縁膜としてノンドープのＡｊ＊ Ｇａ＋−＋＋ Ａｓ
あるいはＺｎ５ｅを用いることにより、ＧａＡａとの間
のヘテロ界面での二次元電子ガスなどを利用した高耐圧
。
絶縁膜としてノンドープのＡｊ＊ Ｇａ＋−＋＋ Ａｓ
あるいはＺｎ５ｅを用いることにより、ＧａＡａとの間
のヘテロ界面での二次元電子ガスなどを利用した高耐圧
。
大電流動作の電力用スイッチング素子を基板面に垂直に
電流を流すＭＩＳＦＥＴとして得ることができた。
電流を流すＭＩＳＦＥＴとして得ることができた。
第１図は本発明の一実施例のＭＩＳＦＥＴの要部断面図
、第２図は従来の５１ ＭＯ３ＦＥ’ｒの要部断面図
、第３図は第１図のＡ−＾゛線断面でのバンド図、第４
図（ａ）〜（１）は第１図に示したＭＩＳＦＥＴの製造
工程を順次示す断面図である。 ｌ：ｎドレイン層 （第一領域）、３ニドレイン電極、
４：ｐ−チャネル層（第二領域）、５：ｎ”ソース層（
第二領域）、６：チャネル領域、８：ソース電極、９
： ｎ” ＧａＡａゲート、１０：ＡｊＡａ絶縁７゛”
“′−′”” ｆ□、＊ａ−１−ｄａ。、パ・、１、Ｉ ｈ＋ 〜２ 第１図 隼３図 ル 〜１ （ａ）□ ｎ＋ 〜２ 第４し ＝＝＝＝４巴３
、第２図は従来の５１ ＭＯ３ＦＥ’ｒの要部断面図
、第３図は第１図のＡ−＾゛線断面でのバンド図、第４
図（ａ）〜（１）は第１図に示したＭＩＳＦＥＴの製造
工程を順次示す断面図である。 ｌ：ｎドレイン層 （第一領域）、３ニドレイン電極、
４：ｐ−チャネル層（第二領域）、５：ｎ”ソース層（
第二領域）、６：チャネル領域、８：ソース電極、９
： ｎ” ＧａＡａゲート、１０：ＡｊＡａ絶縁７゛”
“′−′”” ｆ□、＊ａ−１−ｄａ。、パ・、１、Ｉ ｈ＋ 〜２ 第１図 隼３図 ル 〜１ （ａ）□ ｎ＋ 〜２ 第４し ＝＝＝＝４巴３
Claims (1)
- １）ＧａＡｓからなり、第一導電型の第一領域と、第一
領域の一面の表面層に選択的に形成された第二導電型の
第二領域と、第二領域の表面層に第一領域との間にチャ
ネル領域をはさむ高不純物濃度の第一導電型の第三領域
を有する基板のチャネル領域上に、ドープされないＡｌ
＿ｘＧａ＿１＿−＿ｘＡｓ、ただし０＜ｘ≦１、あるい
はＺｎＳｅよりなる膜を介してドープされたＧａＡｓよ
りなるゲートが設けられ、第二領域および第三領域にソ
ース電極、第一領域の他面にドレイン電極がそれぞれ接
続されたことを特徴とする絶縁ゲート型電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085938A JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085938A JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01257372A true JPH01257372A (ja) | 1989-10-13 |
Family
ID=13872704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085938A Pending JPH01257372A (ja) | 1988-04-07 | 1988-04-07 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01257372A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681332A1 (en) * | 1994-05-03 | 1995-11-08 | Motorola, Inc. | Modulation doped field effect transistor |
| US5715733A (en) * | 1996-11-25 | 1998-02-10 | Tractech Inc. | Locking differential including a spring cap biasing assembly |
| US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
-
1988
- 1988-04-07 JP JP63085938A patent/JPH01257372A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681332A1 (en) * | 1994-05-03 | 1995-11-08 | Motorola, Inc. | Modulation doped field effect transistor |
| US5715733A (en) * | 1996-11-25 | 1998-02-10 | Tractech Inc. | Locking differential including a spring cap biasing assembly |
| US20180006131A1 (en) * | 2016-06-30 | 2018-01-04 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
| US9876090B1 (en) * | 2016-06-30 | 2018-01-23 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
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