JPS62199032A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPS62199032A JPS62199032A JP4240686A JP4240686A JPS62199032A JP S62199032 A JPS62199032 A JP S62199032A JP 4240686 A JP4240686 A JP 4240686A JP 4240686 A JP4240686 A JP 4240686A JP S62199032 A JPS62199032 A JP S62199032A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半絶縁性化合物半導体基板としてＧａＡｓを用い、基板
上のエピタキシャル層゛にトランジスタを形成する半導
体装置は、その高速性が注目され開発が進められている
。本発明では、この種の半導体装置を集積化するに必要
なる素子分離層の形成を容易にし、高性能化を行った集
積回路の構造とその製造方法を述べる。
上のエピタキシャル層゛にトランジスタを形成する半導
体装置は、その高速性が注目され開発が進められている
。本発明では、この種の半導体装置を集積化するに必要
なる素子分離層の形成を容易にし、高性能化を行った集
積回路の構造とその製造方法を述べる。
本発明は、化合物半導体を用いた集積回路で、特に素子
分離層の構造とその製造方法に関する。
分離層の構造とその製造方法に関する。
半絶縁性ＧａＡｓ基板上に、ＧａＡｓあるいはＡｌＧａ
Ａｓ層をエピタキシャル成長させて、ＦＥＴあるいはへ
テロバイポーラ・トランジスタ（ＨＢ Ｔ）を形成する
技術の開発が進んでいる。
Ａｓ層をエピタキシャル成長させて、ＦＥＴあるいはへ
テロバイポーラ・トランジスタ（ＨＢ Ｔ）を形成する
技術の開発が進んでいる。
従来、主として単体構造のトランジスタとじての開発が
進んでいるが、更に集積回路としてその高速性を活用す
るために、構造のブレーナ化と素子分離法の改善が要望
されている。
進んでいるが、更に集積回路としてその高速性を活用す
るために、構造のブレーナ化と素子分離法の改善が要望
されている。
従来の技術による化合物半導体を用いた集積回路の構造
と製造方法の一例を簡単に説明する。
と製造方法の一例を簡単に説明する。
第３図は、従来の技術による電流増幅率が大きく、高速
性に特徴のあるＨＢＴを集積化せる半導体装置の部分断
面図を示す。
性に特徴のあるＨＢＴを集積化せる半導体装置の部分断
面図を示す。
エミッタ以外はＧａＡｓＪｉを用い、エミツタのみワイ
ド・バンドギャップ特性のＡｌＧａＡｓが積層されたト
ランジスタ構造よりなる。
ド・バンドギャップ特性のＡｌＧａＡｓが積層されたト
ランジスタ構造よりなる。
第３図において、ＧａＡｓ半絶縁性基板１の上に、ｎ”
−ＧａＡｓコレクタ・コンタクト層２が１．０μｍ、ｎ
−−ＧａＡｓコレクタ層３が１．ＯｐｍＳｐ”−ＧａＡ
ｓベース層４が０．１＃ｍ、ｎ−ＡｌＧａＡｓエミッタ
Ｎ５が０．３ μｍｓ ｎ”−ＧａＡｓコンタクト層６
が０．２μｍ順次積層されている。
−ＧａＡｓコレクタ・コンタクト層２が１．０μｍ、ｎ
−−ＧａＡｓコレクタ層３が１．ＯｐｍＳｐ”−ＧａＡ
ｓベース層４が０．１＃ｍ、ｎ−ＡｌＧａＡｓエミッタ
Ｎ５が０．３ μｍｓ ｎ”−ＧａＡｓコンタクト層６
が０．２μｍ順次積層されている。
上記エピタキシャル層を成長させる基板に、異方性ドラ
イ・エツチングによりＵ形あるいはＶ形の素子分離溝７
を開口し、絶縁物質８を気相成長により上記溝を埋込む
。絶縁物質としてはＳ ｉ ２ Ｎ ４あるいはＳ ｉ
Ｏｚが用いられる。
イ・エツチングによりＵ形あるいはＶ形の素子分離溝７
を開口し、絶縁物質８を気相成長により上記溝を埋込む
。絶縁物質としてはＳ ｉ ２ Ｎ ４あるいはＳ ｉ
Ｏｚが用いられる。
第３図では素子分離機能を補強するため、素子分離溝の
両側に酸素のイオン打込みを行って、高抵抗領域９を設
けた例を示している。
両側に酸素のイオン打込みを行って、高抵抗領域９を設
けた例を示している。
上記の素子分離構造をもった基板を用いて、コレクタ、
ベースの各コンタクト孔を開孔し、エミッタ電極Ｅ、コ
レクタ電極Ｃ、ベース電極Ｂと、これらを接続する配線
層を形成することによりＨＢＴ構造の集積回路が完成す
る。
ベースの各コンタクト孔を開孔し、エミッタ電極Ｅ、コ
レクタ電極Ｃ、ベース電極Ｂと、これらを接続する配線
層を形成することによりＨＢＴ構造の集積回路が完成す
る。
上記に述べた従来の技術による素子分離溝の形成方法で
は、溝を半絶縁性基板１に達する２〜３μｍの深い溝を
形成することが必要である。
は、溝を半絶縁性基板１に達する２〜３μｍの深い溝を
形成することが必要である。
この分離溝は、−回の工程にて絶縁物質を埋込むことは
困難で、第３図に示す如く、埋込み工程を２回に分け、
最初に８の部分の埋込みを行って、分離溝領域外の絶縁
物質を除去して平坦化を行う。
困難で、第３図に示す如く、埋込み工程を２回に分け、
最初に８の部分の埋込みを行って、分離溝領域外の絶縁
物質を除去して平坦化を行う。
次いで、再度８°の部分を埋込んで分離溝の平坦化を図
っている。
っている。
工程が２回になる以外にも、埋込み工程で８縁物質の内
部に空洞を発生して品質を劣化させる等の問題も生ずる
。
部に空洞を発生して品質を劣化させる等の問題も生ずる
。
上記問題点は、基板として使用する半絶縁性バルク結晶
基板を、その侭素子分離層として使用する本発明の半導
体集積回路の構造とその製造方法によって解決される。
基板を、その侭素子分離層として使用する本発明の半導
体集積回路の構造とその製造方法によって解決される。
即ち、その構造としては、半絶縁性化合物半導体基板に
、素子分離層により包囲され凹部形状の複数の埋込領域
が形成され、饋埋込領域には、半導体層がエピタキシャ
ル成長により埋込まれている。
、素子分離層により包囲され凹部形状の複数の埋込領域
が形成され、饋埋込領域には、半導体層がエピタキシャ
ル成長により埋込まれている。
機能素子は上記半導体層に形成された構造となっている
。
。
また、その製造方法は、半絶縁性化合物半導体基板の素
子分離層の上面に、選択的に絶縁膜を形成し、該絶縁膜
をマスクとして、エツチングにより該基板に凹部形状の
複数の埋込領域を形成する。
子分離層の上面に、選択的に絶縁膜を形成し、該絶縁膜
をマスクとして、エツチングにより該基板に凹部形状の
複数の埋込領域を形成する。
次いで、該埋込領域に半導体層をエピタキシャル成長に
より埋込み、前記絶縁膜とその上の積層を除去する。
より埋込み、前記絶縁膜とその上の積層を除去する。
次いで、上記半導体層に機能素子を形成して集積回路が
完成する。
完成する。
本発明は、従来の基板に幅の狭い素子分離溝を開口し溝
を埋込むのではなく、反対に広い開口部をもつ埋込領域
をエツチングにより開口し、この広い開口部に半導体層
をエピタキシャル成長により埋込む構造と製造方法を採
用している。
を埋込むのではなく、反対に広い開口部をもつ埋込領域
をエツチングにより開口し、この広い開口部に半導体層
をエピタキシャル成長により埋込む構造と製造方法を採
用している。
従って、埋込みのプロセスは容易であり工程も簡易化さ
れて、信頼性の高い集積回路の製作に寄与している。
れて、信頼性の高い集積回路の製作に寄与している。
第１図に本発明の方法により製造された集積回路の構造
断面図、第２図（ａ）〜（Ｑ）にその絶縁分離層の形成
を主体とせる製造方法を工程順に断面図にて示す。
断面図、第２図（ａ）〜（Ｑ）にその絶縁分離層の形成
を主体とせる製造方法を工程順に断面図にて示す。
第２図（ａ）において、ＧａＡｓ半絶縁性基板１の上に
全面にフォトレジスト膜１０を積層し、リソグラフィ法
にて素子分離層の上面１１をパターンニングにより開口
する。
全面にフォトレジスト膜１０を積層し、リソグラフィ法
にて素子分離層の上面１１をパターンニングにより開口
する。
第２図（ｂｌでは全面にＣＶＤ法にてＳ ｉ Ｏを膜を
積層し、前記分離層の上面１１の上のＳ ＊ Ｏｚ膜１
２を残して、他の領域のレジスト膜とその上のＳ ｉ
Ｏ！膜をリフトオフにより除去する。
積層し、前記分離層の上面１１の上のＳ ＊ Ｏｚ膜１
２を残して、他の領域のレジスト膜とその上のＳ ｉ
Ｏ！膜をリフトオフにより除去する。
第２図（Ｃ）でＳｉ鵠腹膜１２マスクとして、硫酸系の
ウェットエツチング液によって素子分離層１３により包
囲された埋込領域１４を形成する。
ウェットエツチング液によって素子分離層１３により包
囲された埋込領域１４を形成する。
第２図（ｄ）ではＭＢＥ法により、ｎ”−ＧａＡｓコレ
クタ・コンタクト層２を１．０ａｍ、ｎ−−ＧａＡｓコ
レクタ層３を１−ＯｔｌｒｎＳｐ” ＧａＡｓベース
層４を０．１／ｊｍ、ｎ−ＡＬＧａＡｓエミッタ１！５
を０．３ｐｍＳｎ”−ＧａＡｓコンタクトｒｒｉ６を０
．２μｍの厚さで、埋込領域１４に順次エピタキシャル
層を成長させる。
クタ・コンタクト層２を１．０ａｍ、ｎ−−ＧａＡｓコ
レクタ層３を１−ＯｔｌｒｎＳｐ” ＧａＡｓベース
層４を０．１／ｊｍ、ｎ−ＡＬＧａＡｓエミッタ１！５
を０．３ｐｍＳｎ”−ＧａＡｓコンタクトｒｒｉ６を０
．２μｍの厚さで、埋込領域１４に順次エピタキシャル
層を成長させる。
この時、５ｉ０２膜１２の上には多結晶のＧａＡｓ、Ａ
ｌＧａＡｓよりなる積ｊｉｉ１５が成長する。積１１１
５を弗酸系のエツチング液にて５ｉｎ２膜と共に除去す
る。この状態を第２図（ｅ）に示す。
ｌＧａＡｓよりなる積ｊｉｉ１５が成長する。積１１１
５を弗酸系のエツチング液にて５ｉｎ２膜と共に除去す
る。この状態を第２図（ｅ）に示す。
以後のエミッタ電極Ｅ１ベース電極Ｂ、コレクタ電極Ｃ
の形成、及び配線層の形成は従来の方法と変わりはない
。これによって第１図断面の集積回路が完成する。
の形成、及び配線層の形成は従来の方法と変わりはない
。これによって第１図断面の集積回路が完成する。
以上に説明せるごとく、本発明の集積回路の構造及び製
造方法により素子分離層の形成が極めて容易となり、工
数の削減と品質の向上に寄与する所大である。
造方法により素子分離層の形成が極めて容易となり、工
数の削減と品質の向上に寄与する所大である。
第１図は本発明にかかわる半導体集積回路の構造断面図
、 第２図（ａｌ〜（８１は本発明にかかわる半導体集積回
路の製造方法を説明する工程順断面図、第３図は従来の
技術による半導体集積回路の構造断面図、 を示す。 図面において、 １はＧａＡｓ半絶縁性基板、 ２はｎ“−ＧａＡｓコレクタ・コンタクト層、３はｎ−
−ＧａＡｓコレクタ層、 ４はｐ”−ＧａＡｓベース層、 ５はｎ−ＡｌＧａＡｓエミツタ層、 ６はｎ”−ＧａＡｓコンタクト層、 ７は素子分離溝、 ８．８′は絶縁物質、 ９は高抵抗領域、 １０はフォトレジスト膜、 １１は素子分離層の上面、 １２はＳｉｎ、膜、 １３は素子分離層、 １４は埋込領域、 １５は積層、 Ｅはエミッタ電極、 Ｂはベース電極、 Ｃはコレクタ電極、 をそれぞれ示す。 ８１図 Ｍ２ＦＩＪ ＠ ２ 図 １１３ 図
、 第２図（ａｌ〜（８１は本発明にかかわる半導体集積回
路の製造方法を説明する工程順断面図、第３図は従来の
技術による半導体集積回路の構造断面図、 を示す。 図面において、 １はＧａＡｓ半絶縁性基板、 ２はｎ“−ＧａＡｓコレクタ・コンタクト層、３はｎ−
−ＧａＡｓコレクタ層、 ４はｐ”−ＧａＡｓベース層、 ５はｎ−ＡｌＧａＡｓエミツタ層、 ６はｎ”−ＧａＡｓコンタクト層、 ７は素子分離溝、 ８．８′は絶縁物質、 ９は高抵抗領域、 １０はフォトレジスト膜、 １１は素子分離層の上面、 １２はＳｉｎ、膜、 １３は素子分離層、 １４は埋込領域、 １５は積層、 Ｅはエミッタ電極、 Ｂはベース電極、 Ｃはコレクタ電極、 をそれぞれ示す。 ８１図 Ｍ２ＦＩＪ ＠ ２ 図 １１３ 図
Claims (2)
- （１）半絶縁性化合物半導体基板（１）に素子分離層（
１３）により包囲され、凹部形状の複数の埋込領域（１
４）が形成され、 該埋込領域には半導体層（２）〜（６）が積層されて、
該半導体層に機能素子が形成されたことを特徴とする半
導体集積回路。 - （２）半絶縁性化合物半導体基板（１）の素子分離層（
１３）の上面（１１）に、選択的に絶縁膜（１２）を形
成する工程と、該絶縁膜をマスクとして、エッチングに
より該基板に凹部形状の複数の埋込領域（１４）を形成
する工程と、 該埋込領域に半導体層（２）〜（６）をエピタキシャル
成長させて埋込む工程と、 前記絶縁膜とその上の積層（１５）を除去した後、該半
導体層に機能素子を形成する工程を含むことを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240686A JPS62199032A (ja) | 1986-02-26 | 1986-02-26 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240686A JPS62199032A (ja) | 1986-02-26 | 1986-02-26 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199032A true JPS62199032A (ja) | 1987-09-02 |
Family
ID=12635186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240686A Pending JPS62199032A (ja) | 1986-02-26 | 1986-02-26 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62199032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237049A (ja) * | 1989-03-09 | 1990-09-19 | Nec Corp | 半導体集積装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59970A (ja) * | 1982-06-25 | 1984-01-06 | Fujitsu Ltd | 半導体装置 |
| JPS60177671A (ja) * | 1984-02-24 | 1985-09-11 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
-
1986
- 1986-02-26 JP JP4240686A patent/JPS62199032A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59970A (ja) * | 1982-06-25 | 1984-01-06 | Fujitsu Ltd | 半導体装置 |
| JPS60177671A (ja) * | 1984-02-24 | 1985-09-11 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237049A (ja) * | 1989-03-09 | 1990-09-19 | Nec Corp | 半導体集積装置及びその製造方法 |
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