JPS5997220A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS5997220A JPS5997220A JP57207005A JP20700582A JPS5997220A JP S5997220 A JPS5997220 A JP S5997220A JP 57207005 A JP57207005 A JP 57207005A JP 20700582 A JP20700582 A JP 20700582A JP S5997220 A JPS5997220 A JP S5997220A
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- 230000035945 sensitivity Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
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- 238000005516 engineering process Methods 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成の半導体集積
回路上に実現するＡ／Ｄ変換器等に用い、微小なる差の
ある２つの電圧を比較しその大小に応じた論理電圧を出
力させるのに適した電圧比較回路に関するものである。
回路上に実現するＡ／Ｄ変換器等に用い、微小なる差の
ある２つの電圧を比較しその大小に応じた論理電圧を出
力させるのに適した電圧比較回路に関するものである。
従来相補型絶縁ゲート構成の半導体集積回路に用いる電
圧比較回路としては、第１図に示すごとく、Ｍｌを定電
流源とし、Ｍ２．Ｍ３を入力トランジスタとし、Ｍ４．
Ｍ５を電流ミラー型負荷とじて構成した差動増幅器１０
により、端子２，３１こ加えられた電圧の差に比例した
出力電圧を端子６からとり出し、これをＭ６を定電流負
荷とする反転増幅器１１により更に増幅する２段構成の
増幅回路を使用していた。
圧比較回路としては、第１図に示すごとく、Ｍｌを定電
流源とし、Ｍ２．Ｍ３を入力トランジスタとし、Ｍ４．
Ｍ５を電流ミラー型負荷とじて構成した差動増幅器１０
により、端子２，３１こ加えられた電圧の差に比例した
出力電圧を端子６からとり出し、これをＭ６を定電流負
荷とする反転増幅器１１により更に増幅する２段構成の
増幅回路を使用していた。
第１図をはじめ本ｓ１こおいて使用するシンボルは、ｎ
チャンネルトランジスタを第２図（ａｌ、ｐチャンネル
トランジスタを第２図（ｂｌのように定める。
チャンネルトランジスタを第２図（ａｌ、ｐチャンネル
トランジスタを第２図（ｂｌのように定める。
共にＧと示したのがゲート、Ｓと示したのがソース、Ｄ
と示したのがドレインである。この２段構成の増幅回路
によれば、通常２０００倍〜５０００倍の利得が得られ
るが、利得の余裕を得るため普通は更にトランジスタＭ
８．Ｍ９からなる反転増幅器１２を１段付力１１シてい
る。１３は前記Ｍ１とＭ６を定電流領域で動作させるた
めのバイアス電圧供給回路である。
と示したのがドレインである。この２段構成の増幅回路
によれば、通常２０００倍〜５０００倍の利得が得られ
るが、利得の余裕を得るため普通は更にトランジスタＭ
８．Ｍ９からなる反転増幅器１２を１段付力１１シてい
る。１３は前記Ｍ１とＭ６を定電流領域で動作させるた
めのバイアス電圧供給回路である。
かかる電圧比較回路は入力電圧が減少するとそれにみあ
って増幅段数を増加せねばならず、集積回路内の占有＠
積の増大、消費電力の増大を招く。
って増幅段数を増加せねばならず、集積回路内の占有＠
積の増大、消費電力の増大を招く。
さらに初段の差動増幅器の同相′成田除去は万全とは言
えず、入力電圧の同相成分が変化すると、節点６の出力
電圧が変化し、この電圧が反転増幅器により増幅される
ため、入力電圧として１ｍＶ以下の電圧差の場合には同
相電圧によっては最終段の出力で論理Ｉｔ Ｉ Ｉ＋の
状態と、論理１ＩＯＷの状態が入れ替わることがある。
えず、入力電圧の同相成分が変化すると、節点６の出力
電圧が変化し、この電圧が反転増幅器により増幅される
ため、入力電圧として１ｍＶ以下の電圧差の場合には同
相電圧によっては最終段の出力で論理Ｉｔ Ｉ Ｉ＋の
状態と、論理１ＩＯＷの状態が入れ替わることがある。
また、電源電圧が変動した場合にも同じ現象を生ずる。
そのため、かかる電圧比較回路では入力電圧の同相電圧
が大きく変化する場合や、電源に雑音が多い場合には１
ｍＶ以下の電圧を比較することは困難と々る。更に最も
重大なこととして、差動増幅器１０の動作中心電圧と、
反転増幅器１１の動作中心電圧を一致きせることは非常
に困難で、現在の技術では数１００ｍＶずれるのが普通
で、これが１０１ｎＶ内外の入力オフセット電圧となる
。これは現在技術では制御できない。
が大きく変化する場合や、電源に雑音が多い場合には１
ｍＶ以下の電圧を比較することは困難と々る。更に最も
重大なこととして、差動増幅器１０の動作中心電圧と、
反転増幅器１１の動作中心電圧を一致きせることは非常
に困難で、現在の技術では数１００ｍＶずれるのが普通
で、これが１０１ｎＶ内外の入力オフセット電圧となる
。これは現在技術では制御できない。
したがって電圧比較はオフセットを込みにした電圧で比
較する必をがあり、真の電圧差での比較は行えない欠点
を有する。
較する必をがあり、真の電圧差での比較は行えない欠点
を有する。
別の電圧比較方法としてたとえば１９７９年ディングウ
オールによりｌ８ＳＣＣ＋ｃて発表された第３図のごと
き回路がある。（’７９ ｌ５ＳＣＣ［）ｉｇｅｓｔ
０ｆＴｅｃｈｒｉｃａｌ ｐａｐｅｒｓ ｐｐ １２６
）この回路の動作の詳細は前記文献に書かれており省略
する。本回路では図中端子１０２および１０３からの入
力電圧が、トランジスタＭ１０．ＭｌｌあるいはＭ１２
．Ｍ１３からなるそれぞれ交互に導通するスイッチを通
して蓄電器Ｃ１の片側の電極に接続され、蓄電器の他の
電極はトランジスタＭ１４およびＭ２Ｓにより構成され
る反転増幅器の入力端子に接続される。この反転増幅器
の入力端子と出力端子は前記スイッチと同期して導通、
非導通を行うようにしである。図中φ、φは互に相補な
りロックである。例えば入力端子１０３に接続されたス
イッチが導通しているとき、反転増幅器の入力端１０５
と出力端１０６の間に接続されたトランジスタＭ１６．
Ｍ＋７からなるスイッチもＮ７通し、端子１０５と１０
６の電位を等しい電位とする。次に入力端子１０２側に
接欣されたスイッチを導通させ他の２つのスイッチを非
導通とすると、端子１０４の電位は端子１０２の′直圧
と端子１０３の電圧の差だけ変化する。この変化はＣ１
を通して前記反転増幅器に伝達され、出力１０６にこの
変化が数十倍に稙幅されて出力される。したがって端子
１０２と１０３の間の電圧差が増幅される。
オールによりｌ８ＳＣＣ＋ｃて発表された第３図のごと
き回路がある。（’７９ ｌ５ＳＣＣ［）ｉｇｅｓｔ
０ｆＴｅｃｈｒｉｃａｌ ｐａｐｅｒｓ ｐｐ １２６
）この回路の動作の詳細は前記文献に書かれており省略
する。本回路では図中端子１０２および１０３からの入
力電圧が、トランジスタＭ１０．ＭｌｌあるいはＭ１２
．Ｍ１３からなるそれぞれ交互に導通するスイッチを通
して蓄電器Ｃ１の片側の電極に接続され、蓄電器の他の
電極はトランジスタＭ１４およびＭ２Ｓにより構成され
る反転増幅器の入力端子に接続される。この反転増幅器
の入力端子と出力端子は前記スイッチと同期して導通、
非導通を行うようにしである。図中φ、φは互に相補な
りロックである。例えば入力端子１０３に接続されたス
イッチが導通しているとき、反転増幅器の入力端１０５
と出力端１０６の間に接続されたトランジスタＭ１６．
Ｍ＋７からなるスイッチもＮ７通し、端子１０５と１０
６の電位を等しい電位とする。次に入力端子１０２側に
接欣されたスイッチを導通させ他の２つのスイッチを非
導通とすると、端子１０４の電位は端子１０２の′直圧
と端子１０３の電圧の差だけ変化する。この変化はＣ１
を通して前記反転増幅器に伝達され、出力１０６にこの
変化が数十倍に稙幅されて出力される。したがって端子
１０２と１０３の間の電圧差が増幅される。
この回路は簡便であるよう（こみえるが、蓄電器Ｃ１の
寸法は前記反転増幅器の寸法の数倍の大きさが必要であ
る。また前記反転増幅器の利得は高々数十倍であり、入
力電圧差が１ｍＶ以下となると、出力電圧Ｆｉ論理回路
を動作させるに充分な電圧ではないため、ラッチ１０７
でもかなりの増幅が必要となる。また、端子１０３の電
圧をサンプリングする時刻と端子１０２の電圧をサンプ
リングする時刻が異なっているため、この両時刻で電源
電圧が変動すると、その電圧も信号入力電圧と同等に扱
ってしまう。したがって電源雑音に対して非常に弱い欠
点を有している。
寸法は前記反転増幅器の寸法の数倍の大きさが必要であ
る。また前記反転増幅器の利得は高々数十倍であり、入
力電圧差が１ｍＶ以下となると、出力電圧Ｆｉ論理回路
を動作させるに充分な電圧ではないため、ラッチ１０７
でもかなりの増幅が必要となる。また、端子１０３の電
圧をサンプリングする時刻と端子１０２の電圧をサンプ
リングする時刻が異なっているため、この両時刻で電源
電圧が変動すると、その電圧も信号入力電圧と同等に扱
ってしまう。したがって電源雑音に対して非常に弱い欠
点を有している。
本発明はかかる欠点を除去し、非常に高感度な電圧比較
回路を少ない素子数により実現しようとするものである
。
回路を少ない素子数により実現しようとするものである
。
本発明は、１対の交叉結合された一橋電型の第１および
第２の電界効果トランジスタによシ構成される第１の７
リソプフロツプと、このフリップフロップを構成するト
ランジスタとソースおよびドレインを共通にし第１の７
リツプフロツプト同極性の第３および第４の電界効果ト
ランジスタと、前記第１の７リツプ７０ツブとは異極性
の１対の交叉結合された第５および第６の電界効果トラ
ンジスタによ多構成される第２のフリップフロップと、
第２の７リツプフロツプを構成する第５および第６のト
ランジスタとソースおよびドレイン電極通にし第２のフ
リップフロップと同極性の第９および第１０の電界効果
トランジスタと、パルスを発生する手段にょ多構成され
、前記第７、第８、第９、第１０のトランジスタのゲー
ト電極が前記パルスを発生する手段に接続され、前記第
３および第４のトランジスタのゲート電極を信号六方端
子とし、前記第９および第１０のトランジスタのドレイ
ン電極を出方端子とすることを特憎とする電圧比較回路
にある。
第２の電界効果トランジスタによシ構成される第１の７
リソプフロツプと、このフリップフロップを構成するト
ランジスタとソースおよびドレインを共通にし第１の７
リツプフロツプト同極性の第３および第４の電界効果ト
ランジスタと、前記第１の７リツプ７０ツブとは異極性
の１対の交叉結合された第５および第６の電界効果トラ
ンジスタによ多構成される第２のフリップフロップと、
第２の７リツプフロツプを構成する第５および第６のト
ランジスタとソースおよびドレイン電極通にし第２のフ
リップフロップと同極性の第９および第１０の電界効果
トランジスタと、パルスを発生する手段にょ多構成され
、前記第７、第８、第９、第１０のトランジスタのゲー
ト電極が前記パルスを発生する手段に接続され、前記第
３および第４のトランジスタのゲート電極を信号六方端
子とし、前記第９および第１０のトランジスタのドレイ
ン電極を出方端子とすることを特憎とする電圧比較回路
にある。
以下本発明に関して実施例を示す図面を用いて詳細に説
明する。第４図は本発明の一実施例を示す回路図である
。本回路はｎチャンネルＭＯＳ ）ランジスタＴＩ 、
Ｔ２によ多構成されるフリップフロップと、それぞれの
トランジスタに並列え接続されたｎチャンネルＭＯＳト
ランジスタＴ３ 、Ｔ４と、ｎチャンネルＭＯＳ）ラン
ジスタＴ５ 、Ｔ６により構成されるフリップフロップ
と、Ｔ５．Ｔ６にそれぞれ並列に接続されたｎチャンネ
ルＭＯＳ ）ランジスタＴ７．Ｔ８と、ＴＩ、Ｔ２のド
レイン電極とＴ５゜Ｔ６のドレイン電極との間がｎチャ
ンネルトランジスタＴ９．ＴＩＯで接続されていること
にょシ成り立っている。そして、Ｔ７．Ｔ８．Ｔ９．Ｔ
ＩＯのゲート電極は端子２０８としてパルス発生源に接
続される。比較するべき電圧はＴ３．Ｔ４のゲート電極
２０２及び２０３に印加される。またこの回路では端子
２０１に正電源ＶＤＤが接続され、端子２０９は接地さ
れている。。
明する。第４図は本発明の一実施例を示す回路図である
。本回路はｎチャンネルＭＯＳ ）ランジスタＴＩ 、
Ｔ２によ多構成されるフリップフロップと、それぞれの
トランジスタに並列え接続されたｎチャンネルＭＯＳト
ランジスタＴ３ 、Ｔ４と、ｎチャンネルＭＯＳ）ラン
ジスタＴ５ 、Ｔ６により構成されるフリップフロップ
と、Ｔ５．Ｔ６にそれぞれ並列に接続されたｎチャンネ
ルＭＯＳ ）ランジスタＴ７．Ｔ８と、ＴＩ、Ｔ２のド
レイン電極とＴ５゜Ｔ６のドレイン電極との間がｎチャ
ンネルトランジスタＴ９．ＴＩＯで接続されていること
にょシ成り立っている。そして、Ｔ７．Ｔ８．Ｔ９．Ｔ
ＩＯのゲート電極は端子２０８としてパルス発生源に接
続される。比較するべき電圧はＴ３．Ｔ４のゲート電極
２０２及び２０３に印加される。またこの回路では端子
２０１に正電源ＶＤＤが接続され、端子２０９は接地さ
れている。。
この回路は最初パルス電圧零からスタートする。
電源電圧として５Ｖ、ｎチャンネルトランジスタのしき
い値電圧がＯ，ＳＶの場合には入力電圧は望ましくはＴ
３．Ｔ４のしきい値電圧よ、？ＩＶ程度高いことが最も
回路を高速に動作させることができる。
い値電圧がＯ，ＳＶの場合には入力電圧は望ましくはＴ
３．Ｔ４のしきい値電圧よ、？ＩＶ程度高いことが最も
回路を高速に動作させることができる。
以下この条件で説明する。Ｔ３．Ｔ４は導通しているか
ら節点２０４．２０５の電圧は零でＴ９．ＴＩＯは非導
通、Ｔ７．Ｔ８は導通となるから、端子２０６．２０７
の電位は電源端子２０１の電圧ＶＤＤと等しい。次に端
子２０８に正のパルスを印加すると、Ｔ ９ 、 Ｔ
１．０は専通し、Ｔ７．Ｔ８は非導通となり、Ｔ９．Ｔ
ＩＯをとうしてＴＩ 、Ｔ２の７リツプフロツプへ電流
が流入する。このとき端子２０２の電位が２０３より高
かったとすると、トランジスタＴ３に流れる電流の方が
Ｔ４に流れる′電流より多い。Ｔｌ、Ｔ２にはそれぞれ
節点２０５もしくは２０４の電位がしきい値電圧を超え
るまでは流れない。Ｔ９．ＴＩＯが導通した初期には節
点２０４も２０５も同じように充電されるが、節点２０
４の方が放電量が多いため、節点−２０５の方が先にし
き９値電圧を超える。するとＴ１も放電を開始し、節点
２０４の電位は上昇しない。したがって節点２０５の電
位は上昇をつづける。そのだめＴ９に流れる電流の方が
ＴＩＯに流れる電流より多くなる。すると、端子２０６
の電位の方が２０７の電位より吐くなるからＴ５．Ｔ６
でつくられるフリップフロップも動作し、端子２０６の
電位は急速に低下する。このようｆこして入力電圧に応
じて出力電圧の状態が定まる。その動作は２重の７リツ
プフロツプで構成されるため、状態が定まるに要する時
間は、６ミクロン程度のチャンネル長を有するＭＯＳ）
ランジスタを用いても２０ｎＳ以下と高速にできる。ま
た、入力から出力まで完全な対称配列となっているだめ
、従来回路において欠点であったオフセット電圧の生ず
る原因を除去できる。また電０２雑音は両入力電圧に対
して等しく加わるためキャンセルされ雑音に対して誤動
作するおそれも全くない。また、フリップフロップで正
帰還がかかっているため利得は無限大であり、入力電圧
が１ ｍＶ以下になっても出力として論理振幅として充
分な電圧出力を得ることができる。
ら節点２０４．２０５の電圧は零でＴ９．ＴＩＯは非導
通、Ｔ７．Ｔ８は導通となるから、端子２０６．２０７
の電位は電源端子２０１の電圧ＶＤＤと等しい。次に端
子２０８に正のパルスを印加すると、Ｔ ９ 、 Ｔ
１．０は専通し、Ｔ７．Ｔ８は非導通となり、Ｔ９．Ｔ
ＩＯをとうしてＴＩ 、Ｔ２の７リツプフロツプへ電流
が流入する。このとき端子２０２の電位が２０３より高
かったとすると、トランジスタＴ３に流れる電流の方が
Ｔ４に流れる′電流より多い。Ｔｌ、Ｔ２にはそれぞれ
節点２０５もしくは２０４の電位がしきい値電圧を超え
るまでは流れない。Ｔ９．ＴＩＯが導通した初期には節
点２０４も２０５も同じように充電されるが、節点２０
４の方が放電量が多いため、節点−２０５の方が先にし
き９値電圧を超える。するとＴ１も放電を開始し、節点
２０４の電位は上昇しない。したがって節点２０５の電
位は上昇をつづける。そのだめＴ９に流れる電流の方が
ＴＩＯに流れる電流より多くなる。すると、端子２０６
の電位の方が２０７の電位より吐くなるからＴ５．Ｔ６
でつくられるフリップフロップも動作し、端子２０６の
電位は急速に低下する。このようｆこして入力電圧に応
じて出力電圧の状態が定まる。その動作は２重の７リツ
プフロツプで構成されるため、状態が定まるに要する時
間は、６ミクロン程度のチャンネル長を有するＭＯＳ）
ランジスタを用いても２０ｎＳ以下と高速にできる。ま
た、入力から出力まで完全な対称配列となっているだめ
、従来回路において欠点であったオフセット電圧の生ず
る原因を除去できる。また電０２雑音は両入力電圧に対
して等しく加わるためキャンセルされ雑音に対して誤動
作するおそれも全くない。また、フリップフロップで正
帰還がかかっているため利得は無限大であり、入力電圧
が１ ｍＶ以下になっても出力として論理振幅として充
分な電圧出力を得ることができる。
初期状態への彷帰は、前記パルスを零にもどす。
するとＴ９．ＴＩＯは非導通となり、Ｔ７．Ｔ８は導通
する。すると節点２０４，２０５の電荷はそれぞれＴ３
およびＴ４をとうして急速に放電し、一方節点２０６
、２０７はそれぞれＴ７およびＴ８をとうして急速に充
電して電源電圧”ＤＤにもどる。本発明の回路構成なら
ばこの復帰時間は容易に１Ｏｎ８以下（こできる。
する。すると節点２０４，２０５の電荷はそれぞれＴ３
およびＴ４をとうして急速に放電し、一方節点２０６
、２０７はそれぞれＴ７およびＴ８をとうして急速に充
電して電源電圧”ＤＤにもどる。本発明の回路構成なら
ばこの復帰時間は容易に１Ｏｎ８以下（こできる。
本回路は初期状態においては電流を消費しない。
また、比較動作中においても非富に微少な電流を消費す
るだけであり、消費電力も従来回路の１／１０以下でる
る利点を有している。
るだけであり、消費電力も従来回路の１／１０以下でる
る利点を有している。
本発明（こよる入力電圧は前述のような場合においては
窒ましくは’ｒ３．Ｔ４のしきい値電圧よりＩＶ内外高
い場合に最も性能がよい。この条件を広い入力範囲で得
る回路として通常の差動増幅回路で充分である。その例
を＠５図に示す。第５図は本発明による回路Ｂの部分に
、従来回路である差動増幅回路Ａを付加したものである
。
窒ましくは’ｒ３．Ｔ４のしきい値電圧よりＩＶ内外高
い場合に最も性能がよい。この条件を広い入力範囲で得
る回路として通常の差動増幅回路で充分である。その例
を＠５図に示す。第５図は本発明による回路Ｂの部分に
、従来回路である差動増幅回路Ａを付加したものである
。
第１図は従来技術である差動増幅器１０と反転増幅器１
１．１２を組み合わせたコンパレータ回路を示す図。第
２図ｔａ＋はｎテヤンイ、ルトランジスタを示す図、中
）はｐチャンネルトランジスタを示す図。第３図は別の
従来技術でちる反転増幅器とトランスファゲートをスイ
ッチとして用いたコン７くレータを示す図。第４図は本
発明の実施例の基本的回路を示す図。第５図は差動増幅
器を本発明とを組み合わせて入力電圧範囲を拡大した回
路例を示す図。 Ｍ１〜Ｍ１７．Ｔ１〜ＴＩＯ・・・・・・ＭＯＳ）ラン
ジスタ。 碌１関 第４ 図 ２０プ 第５ 圓 Ａ −−Ｂ
１．１２を組み合わせたコンパレータ回路を示す図。第
２図ｔａ＋はｎテヤンイ、ルトランジスタを示す図、中
）はｐチャンネルトランジスタを示す図。第３図は別の
従来技術でちる反転増幅器とトランスファゲートをスイ
ッチとして用いたコン７くレータを示す図。第４図は本
発明の実施例の基本的回路を示す図。第５図は差動増幅
器を本発明とを組み合わせて入力電圧範囲を拡大した回
路例を示す図。 Ｍ１〜Ｍ１７．Ｔ１〜ＴＩＯ・・・・・・ＭＯＳ）ラン
ジスタ。 碌１関 第４ 図 ２０プ 第５ 圓 Ａ −−Ｂ
Claims (1)
- １対の交叉結合された一導電型の第１および第２の電界
効果ｌ・ランジスタによシ構成される第１の７リツプフ
ロツプと、このフリップフロップを構成する第１および
第２のトランジスタとソースおよびドレインを共通にし
第１の７リツプフロツプと同極性の第３および第４の電
界効果トランジスタと、前記第１のフリップフロップと
は異極性の１対の交叉結合された第５及び第６の電界効
果トランジスタにより構成される第２の７リツプフロツ
プと、第２の７リツプフロツプを構成する第５および第
６のトランジスタしソースおよびドレインを共通にし第
２の７リツプ７０ツブと同極性の第７および第８の電界
効果トランジスタと、第１の７リツプ７０ツブのドレイ
ン電極対と第２の７リツプフロツプのドレイン電極対を
それぞれソース電極およびドレイン電極とする第１のフ
リップ７０ツブと同極性の第９および第１０の電界効果
トランジスタと、パルスを発生する手段により構成され
、前記第７、第８、第９、第１０のトランジスタのゲー
ト電極が前記パルスを発生する手段に接続され、前記第
３および第４のトランジスタのゲート電極を信号入力端
子とし、前記第９及び第１０のトランジスタのドレイン
電極を出力端子とすることを特徴とする電圧比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207005A JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
| DE8383111850T DE3370190D1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
| EP83111850A EP0111230B1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
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