JPS5998552A - 電界効果形トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路におけるラッチアップ（ｌａｔｃｈ
−ｕｐ）効果の除去に関し、更に詳細には、ＣＭＯ３集
積回路におけるような寄生ＰＮＰＮ構造においてラッチ
アップを除去するためにショットキー障壁ダイオードを
用いることに関する。

バルクシリコンに形成される相補形金属酸化物シリコン
（ＣＭＯＳ）集積回路では、ＰＮＰＮ構造が存在する。

外部雑音パルス、過渡的な信号オーバーシュート、ある
いは過渡放射パルスが生じると、電流によりＰＮ接合の
うちの１つが順方向にバイアスされることがある。ＰＮ
ＰＮ構造あるいは４層構造は、低インピーダンス状態に
スイッチされることがあり、これがラッチアップと呼ば
れる。４層構造は、ＰＮＰバイボータトランジスタがＮ
ＰＮトランジスタに結合され、ＰＮＰトランジスタのベ
ースがＮＰＮ　）ランジスタのコレクタに結合され、Ｐ
ＮＰトランジスタのエミッタがＮＰＮ　トランジスタの
ベースに結合されたものとみなすことができる。この４
層構造では、ＰＮＰ）ランジスタの電流利得βにＮＰＮ
　）ランジスタのβをかけ合わせたものが１より大きく
なると、ラッチアップが生じる条件が存在することにな
る。

ラッチアップは、Ｎ及びＰチャンネル形トランジスタが
互いに近傍に配置されるＣＭＯ５集積回路では重大な問
題である。超高速半導体（ＶＨＳＩ）装置では、Ｎ及び
Ｐチャン−ネル形トランジスタの間の間隔は非常に小さ
い。典型的には、Ｎ形材料の基板あるいはＮ形材料の層
内にＰ形のＭＯＳ電界効果型トランジスタが形成される
。Ｐ影領域あるいはＰタブ（Ｐ　　ｔｕｂ）は、Ｎ形見
板あるいはＮ形層に形成される。Ｎ形トランジスタは、
Ｐ影領域あるいはＰタブ内に形成される。４層構造は、
Ｐ形トランジスタのドレインあるいはソースとＮ形見板
、Ｐ形タブ、及びＮ形トランジスタのドレインあるいは
ソースを含むものとして形成される。ゲート入力をＰタ
ブあるいは基板中に形成される保護ダイオードにより過
電圧から保護する時は、別のＰＮ接合が形成される。

１９８１年１１月１０日にマーチンｅピー・レプセルタ
（Ｍａｒｔｉｎ　　Ｐ、Ｌｅｐｓｅｌｔｅｒ）へ付与さ
れた米国特許第４，３００．１５２号明細書の第４図に
は、Ｐチャンネル形ＭＯＳ）ランジスタの代わりにショ
ットキー障壁絶縁ゲート電界効果トランジスタを用いた
相補型電界効果トランジスタ集積回路が示されている。

ショットキー障壁絶縁ゲート型電界効果トランジスタは
ソースとドレインは、Ｎ形見板に関して順方向にバイア
スξれるとＮ形基板内へ少数キャリヤ（正孔）を注入で
きない。少数キャリヤの注入がないと、トランジスタ作
用は起こらない。事実上４層構造は３層構造ＮＰＮにな
り、最後のＮは基板材料である。ショットキー障壁絶縁
ゲート電界効果トランジスタ（ＩＧＦＥＴ）のドレイン
及びソースは、その結果生じる電界効果トランジスタは
Ｐ形であるが、Ｐ影領域として作用しない。

ショットキー障壁接点を用いる絶縁ゲート型電界効果ト
ランジスタの一例は、Ｉ　ＥＥＥ議事録の第５６巻（１
９６８年８月号）第１４００〜１４０２頁のエム・ピー
・レプセルタ及びニス・エム・シズ（Ｍ、Ｐ、Ｌｅｐｓ
ｅｌｔｅｒ　　＆　　Ｓ、Ｍ、５ｚｅ）著の論文“’５
Ｂ−ＩＧＦＥＴ：ソースとドレインにショットキー障壁
接点を用いる絶縁ゲート型電界効果トラジスタ゛に記載
されている。

０Ｍ０３回路において、たとえばＰチャンネル形トラン
ジスタのためにショットキー障壁ＩＧＦＥＴを用いる場
合、ソースはトランジスタがＯＮであるかまたはＯＮに
されようとする時、逆方向バイアスされてドレインとソ
ースの間の導通な妨げる。ショットキー障壁の高さは、
チャンネル領域を横切る電流の流れにとって障害となり
、電流が流れるとしても、それは障壁の高さにより制限
を受ける。更に、障壁の高さにより発生する高電界によ
り、ドレイン及びソースの表面近くのショットキー障壁
接合は、珪化白金−シリコン接合のような場合には大き
い漏洩電流が生しる。

従って、ドレインあるいはソースが順方向バイアスされ
ると少数キャリヤを基板に注入せず、同時にドレインと
ソースの間を流れる電流をショットキー障壁の高さによ
り制限しない電界効果型トランジスタを提供することが
望ましい。

更に、そのソースあるいはドレインとして電界効果トラ
ンジスタに組み込まれたショトキ−障壁ダイオードによ
り漏洩電流を減少することが望ましい。

更に、バルクシリコン内に形成することができ、ソース
あるいはドレインに並列にショットキー障壁ダイオード
を組み込んでラッチアップを減少すると共に低電流でド
レイン−ソース間に高い導通度を得られる電界効果トラ
ンジスタが得られる、０Ｍ０３回路を提供することが望
ましい。

更に、ショットキーダイオードを用い、そのダイオード
が順方向バイアスされると少数キャリヤの注入を最小限
に押さえる入力及び出力回路を提供することが望ましい
。

従って、本発明の目的は、少数キャリヤの注入を減少す
る構造を提供することである。

本発明の一実施例によれば、電界効果形トランジスタは
、ゲート、ドレイン、ソース及び本体を有し、そのドレ
イン及びソースは第１の形の不純物領域により第２の形
の材料の前記本体内・に形成され、前記本体内には第１
のショットキー障壁ダイオードが形成されて、その７ノ
ードは前記ソースに結合され、前記ソースが前記本体に
関して順方向バイアスされると少数キャリヤの注入が減
少することを特徴とする特 許 本発明の実施例によれば、バルクシリコン内に形成され
る相補形ＭＯＳ回路は、少なくとも１つのショットキー
障壁ダイオードを電界効果トランジスタのソースと本体
あるいｔよドレインと本体間の接合を横切って並列に結
合し、ドレインあるいはソースが本体に関して順方向に
バイアスされると本体内への少数キャリヤの注入を減少
して、ラッチアップが生じにくくする。

本発明は更に、静電気及び信号過電圧状態に曝されるオ
フチップ信号相互接続部に干渉する入力及び出力回路を
提供し、ショットキー障壁ダイオードを組み込んでその
ダイオードが順方向にバイアスされると少数キャリヤの
注入を最小限に押さえる。

以下、添付図面を参照して、本発明の実施例を詳細に説
明する。

第１図は、シリコン制御整流器（ＳＣＲ）回路の１！Ｉ
ｆｉ１図であり、ＰＮＰＮ構造を有するものとして示さ
れている。その４層構造は、ＰＮＰバイポーラトランジ
スタ１４と、ＮＰＮバイポーラトランジスタ１５により
形成され、ＰＮＰトランジスタ７４のベースはライン１
６で示すようにＮＰＮ　トランジスタ１５のコレクタと
共通であり、ＰＮＰ）ランジスタ１４のコレクタはライ
ンＩ７で示すようにＮＰＮトランジスタ１５のベースと
共通である。トランジスタ１４のエミッタは、ライン１
８を介して電圧ＶＤＤに結合される。トランジスタ１５
のエミッタは、ライン１９を介して、たとえばアース電
位である電圧ｖｓｓに結合される。抵抗２ｏはライン１
６とライン１８の間に結合され、それはＮ形層あるいは
Ｎ影領域からＶＤＤへ゛の直列抵抗を表わす。抵抗２１
は、ライン１７とライン１９の間に結合され、Ｐ形層あ
るいはＰ影領域から電位ＶＳＳへの抵抗を表わす。

第２図は、ＣＭＯＳインバータ２４の平面図である。第
３図は、第２図の線■−■に沿う断面図である。基板２
５は、シリコンある１ いはガリウム　素のようなＮ％形半導体材料で作られ、
上部表面２６を有する。上部表面２６には、Ｐ領域２７
が形成される。Ｐチャンネル形電界効果トランジスタ２
８は、基板２５の上方表面２６に形成され、ソースはＰ
＋十 領域２９により、ドレインはＰ領域３０により形成され
る。導電ゲート電極３１は、領域２９と３０の間のゲー
ト誘電体３２上に形成。

される。フィールド誘電体あるいは酸化物３３に形成し
た開口により、アルミニウムの全土 属化部３４がＰ領域２９及び基板２５に接触子 できる。金属化部３４は、Ｐ領域２９とオーミック接触
して、基板２５と共にショットキー障壁ダイオードを形
成する。金属化部３４は、ライン３５を介して電圧ＶＤ
Ｄに結合される。Ｎ領域３６は、基板２５の上部方表面
２６に形成される。たとえば、アルミニウムのような金
属化部３７は、領域３６とオーミック接触し、ライン３
５を介して電圧ＶＤＤに結合されて基板２５をＶＤＤの
電位にす３ ２ る。

ヤ ４３をソースとして、またＮ領域４４をドレインとして
形成される。ゲート電極４５は。

領域４３及び４４間のゲート誘電体金属化部４６上に形
成される。金属化部４７は、領域４４と、フィールド酸
化物３３に形成した開口を介してオーミック接触する。

金属化部４８は、領域３０と、フィールド誘電体３３に
形成した開口を介してオーミック接触し、ライン４９を
介して金属化部４７に結合される。ライン４９は、ＣＭ
ＯＳインバータ２４の出力端子Ｖｏｕｔとして働く。ゲ
ート電極３１は、ライン５０を介してゲート電極４５に
結合される。ライン５０はＣＭＯＳインバータ２４の入
力Ｖ　ｉ　ｎとして働く。白金の＋ ような金属化部５２は、Ｎ領域４３及び領域２７の上部
表面２６と、フィールド誘電体３３に形成した拡大開口
により接触する。金属４ 化部５２は、領域２７と共にショットキー障壁ダイオー
ドを形成する。たとえば、白金を焼結して珪化白金を形
成し、その珪化白金上に２００オンゲストローブの厚さ
のチタンあるいはタングステンを付着させ、それに続い
てアルミニウムのような導電材料を付着させてもよい。

ショットキーダイオードは、Ｐ領域２７がアノード、珪
化白金がカソードとして形成される。金属化部５２は、
ライン５３を介して金属化部５４及び電圧ｖＳＳに結合
される。金属化部５４は、領域２７内に形成り されたＰ領域５５に表面２６を介してオー十 ミック接触する。Ｐ領域５５は、領域２７を電圧ｖＳＳ
に保持する作用を有する。

トランジスタ４２のソースに形成されるショットキーダ
イオード５６は、また、ドレインのところに同様な態様
で形成してもよい。トランジスタ２８のソースに形成さ
れるショットキーダイード３８は、また、アルミ十 ニウムのような金属化部４８をＰ領域３０及び基板２５
の上部表面２６にオーバーラツプさせることによりドレ
インのところに同様な態様で形成することもできる。

第２及び３図に示すように、ＣＭＯＳインバータ回路は
、Ｐチャンネルトランジスタを電圧ＶＤＤとｖＳＳの間
においてＮチャンネルトランジスタに直列に結合するこ
とにより形成される。更に、多数のＮ及びＰ領域の存在
により、第４図に示すようなＳＣＲ回路形となる４層Ｐ
ＮＰＮ構造が存在する。第４図の回路はまた、典型的な
寄生回路に含まれるＰ及びＮ影領域を明確に示すために
第３図に書き加えられている。

第２及び３図はＮチャンネルトランジスタ４２を配設す
るＮ基板２５のウェルを示すが、Ｐ基板は、Ｎチャンネ
ルトランジスタ４２を設けるために、ＮウェルはＰチャ
ンネルトランジスタ２８を設けるために形成することが
できる。Ｐ基板のＮウェルは、第ｔｉ及び１２図におい
てＰ基板１２２内のＮ領域１５ ２４及び１２５で示すショットキーダイオードを用いて
０Ｍ０３回路により入力及び出力保護回路を形成する場
合便利である。

半導体基板材料は、Ｇｅ　、　Ｓ　ｉ　、　Ｉ　ｎＳｂ
、ＧａＡｓ、Ｉｎｋ、ＣｄＴｅ、Ｄａｄ。

ＧａＴｅ、ＣｄＳｅ、ＳｉＣ，Ｚｎ５ｅ、Ｇａ５ｅ、Ｃ
ｄＳ、ＧａＳ、及びＺｎＳより成る群から選択される。

基板２５をシリコンで作る場合は、金属珪化物−シリコ
ン接合は、その金属がＡｕ、ｒｅ、Ｐｄ、Ｒｈ、Ｎｉ　
。

Ｇｏ、Ｗ、Ｔｉ　、Ｚｒ、Ｔａ、Ｃｒ、及びＭＯの群か
ら選択される場合はショットキーダイオードを形成する
。

第４図を参照して、ＰＮＰ）ランジスタロ０のエミッタ
は領域２９により形成され、ベースは領域２５により、
コレクタはＰ領域２７により形成される。領域２９に加
えて、ショットキーダイオード３８は領域２９と並列に
結合される。ＮＰＮトランジスタ６２のエミッタは領域
４３により形成され、ベース７６ はＰ領域２７により、コレクタは基板２５により形成さ
れる。更に、ショットキーダイオード５６はソース領域
４３と並列に結合される。抵抗６３は、基板２５と電圧
ＶＤＤの間の抵抗を表わす。抵抗６４は、領域２７と電
位ＶＳＳの間の抵抗を表わす。

ショットキーダイオード３８は、トランジスタ２８のソ
ースと並列関係にあって、少数キャリヤである正孔の基
板２５への注入を大きく制限する。ソース４３と並列関
係にあるショットキーダイオード５６は、Ｐ領域２７へ
の少数キャリヤである電子の注入を大きく制限する．更
に、ショットキー障壁ダイオードは、トランジスタ２８
及び４２のドレインと並列関係においてもよい。第４図
に示す寄生トランジスタ６０及び６２の実効β、あるい
は電圧利得は大きく減少し、ラッチアップを惹き起こす
に必要な過渡電流が大きく増加する。

低電界でのシリコンショットキー障壁ダイ８ オードの到達機構は、多数キャリヤの熱イオン放出によ
る。正孔対電子の比率は、低電界及び室温で典型的には
０．１％であり、３５０アンペア／ｃｒｎ’のような高
い電流密度でも５％に上昇するに過ぎない。ショットキ
ーダイオードを用いると、ラッチアップの可能性が大き
く減少するが、これはこれらの装置が順方向にバイアス
されると少数キャリヤによる電流がほとんど流れないた
めである。もちろん、これは、シリコン上に形成した通
常のＰＮ接合ダイオードには当てはまらず、この場合順
方向バイアス状態で多量の少数キャリア電流が流れて、
バイポーラ寄生トランジスタ動作及びラッチアップが起
こる。ショットキーダイオードとＰＮ接合ダイードの比
較を、第５図に示す。第５図において、縦軸は順方向バ
イアス電流を表わし、横軸は、順方向電圧ＶＦを表わす
。曲線６７は、順方向電圧ＶＦの関数として少数キャリ
ヤによる電流を表わす。Ｎ形材料中の少数キャリヤであ
る正孔による電流と電子による電流の比率は、次の式（
１）により与えられる。

上式（１）においてＪｓは、式（２）で与えられるブリ
エクスポーネンシャルのショットキー係数である。

式（１）により示されるように、少数キャリヤの注入は
、バックグラウンドのドーピング密度ＮＤを大きく１．
障壁の高さを小さくすることによって最小にすることが
できる。第５図の曲線６８は、ＰＮ接合ダイオードにお
ける少数キャリヤ電流対電圧の特性を示す。領域４３よ
うなＰＮ接合における５６のようなショットキーダイオ
ードと領域４７は並列に９ 結合されているため、そのＰＮ接合及びショットキーダ
イオードを横切る順方向電圧降下は同一である。第５図
において、順方向電圧を与えることにより、各ダーオー
ドを流れる電流が決定される。ショットキーダイードを
介する電流は、ＰＮ接合を流れる電流より数オーダー大
きい。

十 第６図は、Ｎ形材料の基板７２にＰ領域により形成した
ドレイン７１を有するトランジスタ７０を示す。ソース
７３は、基板７２内± のＰ領域により形成される。アルミニウムあるいはポリ
シリコンであるゲート電極７４は、ゲート誘電体８９に
より基板７２から隔離されている。第１３図は、線ＸＩ
　Ｉ　Ｉ　−ＸＩＩＩに沿う横断面を示す。フィールド
誘電体９０は４開ロア５及び７６を除いて基板７２をカ
バーする。たとえば、アルミニウムである金属化部７７
は開ロア５を充填して、領域７１及び基板７２により形
成されるダイオードに並列なショットキー障壁ダイオー
ド１ ０ ７８を形成する。金属化部７７はまた、領域７１とオー
ミック接触する。金属化部８０士 は、開口アロを充填して、Ｐ領域７３の両側にショット
キー障壁ダイオード８１及び８２を形成する。金属化部
８０はまた、金属化部７３とオーミック接触する。ショ
ットキー障子 壁ダイオード８１及び８２はＰ領域７３及び基板７２に
より形成されるダイオードと並列関係にある。金属化部
７７及び８０は、たとえば、アルミニウムであり、盤７
２はたとえばＮ形シリコンである。

第７図は、たとえばＮ形である基板８７に＋ おいてＰ領域８５及び８６を離隔させたＰチャンネル形
トランジスタ８４を示す。第８図は、線ＶＩ　Ｉ　Ｉ−
ＶＩ　Ｉ　Ｉに沿う横断面を示す。たとえばポリシリコ
ンにより作られるゲート電極８８は、ゲート誘電体８９
上に形土 成される。フィールド酸化物９０は、Ｐ領域８５及び８
６をカバーし、それにはウィンド２ ７を露出させる。たとえば、アルミニウムのような金属
化部９２は開口９１を充填し、Ｐ＋領域８６とオーミッ
ク接触して、基板８７と共にショットキー障壁ダイオー
ド９３を形成士 する。第７図に示すように、Ｐ領域８６はショットキー
障壁９３の周りにガートバンド十 を形成するが、これはＰ領域８６が基板８７ヤ の領域を包み込んで基板８７の一部なＰ領域８６の内側
の上部表面８４上において基板８７の一部を露出した状
態に置くためである。

以　　下　　余　　白 基板８７がシリコンの場合には、アルミニウムを用いて
ショットキーダイオードを形成してもよい。タングステ
ン及び珪化白金のような他の材料を用いることもできる
。

ＣＭＯＳ回路にショットキー障壁ダイオードを組み込む
ことに加えて、外部のオフチップ接続部（ｏｆｆ　　ｃ
ｈｉｐ　　ｃｏｎｎｅｃｔｉｏｎｓ）　　においてＣＭ
ＯＳ回路を保護するように設計された回路は、ラッチア
ップを受けやすいＰＮＰＮ接合を含むことがあってはな
らない。第９図は、ＣＭＯ３のような利用回路１０４と
共にチップ上に形成することのできる入力保護回路９５
の概略図である。チップの外部からの入力信号は、ポン
ディングパッド１００を介してライン９６に結合される
。入力保護回路９５は、数千ポルトの静電気による放電
を交番させて少なくとも３０ポルトに減少させ、チップ
上の回路を保護する機能を有する。

ライン９６は、ショットキーダイオード９　ｊ ７のアノード、ショトキ−ダイオード９８のカソード、
及び抵抗９９の一方の端子に結合される。抵抗９９の他
方の端子は、ラインｌＯ１を介して、ショットキーダイ
オードｌＯ２のアノード、ショットキーダイオード１９
３のカソード、及び、たとえばＣＭＯＳ論理ゲートの入
力である利用回路１０４人力に結合される。ショットキ
ーダイード９７及び１０２のカソードは、ライン１０５
を介して電圧ＶＤＤへ結合される。ショットキーダイオ
ード９８及び１０３の７ノードは、ライン１０６を介し
て電圧ＶＳＳへ結合される。抵抗９９は、たとえば酸化
物上に付着させたポリシリコンの抵抗であり、たとえば
１キロオームの大きさである。

第１Ｏ図は、利用回路１０９と共に半導体チップ上に形
成できる出力保護回路１０８の概略図である。利用回路
１０９からの出力信号は、ライン１１０を介してショッ
トキーダイオード１１１のアノード、ショットキーダ５ ４ イオード１１２のカソードへ、またポンディングパッド
１１４を介してオフチップ接続部へ結合される。ショッ
トキーダイオードｌｌｌのカソードは、ライン１１３を
介して電圧ＶＤＤへ結合される。ショットキーダイオー
ド１１２のアノードは、ライン１１８を介して電圧ＶＳ
Ｓに結合される。

利用回路１０９は、ソースと本体が電圧ＶＤＤに結合さ
れたＰチャンネル形トランジスタ１１５と、ソースと本
体が電圧ｖＳＳに結合されたＮチャンネル形トランジス
タ１１６を含む。トランジスタ１１５及び１１６のドレ
インは、共にライン１１０へ結合される。

トランジスタ１１５及び１１６のゲートは、共にライン
１１７へ結合される。

第１１図は、第１０図に示した出力保護回路１０８の平
面図である。第１２図は、第１１図の線ＸＩＩ−ＸＩＩ
に沿う断面図である。第１０及び１１図において、Ｐ型
材料の半導体基板１２２は、上部表面１２３を有す６ る、Ｎ領域１２４及び１２５は、基板１２２ガードリン
グ１２６及び１２７は、それぞれ領域１２４及び１２５
に形成される。ショットキー障壁ダイオード１１２は、
白金を付着させ、たとえばシリコンの基板と共に焼結し
て領域１２４に接触する珪化白金１３６を形成すること
により、ガードリング１２６内に形成される。ショット
キー障壁ダイオード１０８は、白金を付着させてそれを
シリコンのような基板と共に焼結し、領域１２５と接触
する珪化白金１３７を形成することによりガードレール
１２７内に形成される。導電性材料１１８は、電圧ＶＳ
Ｓから珪化白金１３６、ダイオード１１２の７ノードへ
の導電路ヤ を形成する。Ｎ領域１２９及び１３０は、それぞれ領域
１２４及び１２５とオーミック接ヤ 触する。導電性材料１１０は、Ｎ領域１２９、ショット
キーダイオード１１２のカソードからショットキーダイ
オード１０８のアノードである珪化白金１３７への導電
路を形成する。導電材料１１３は、ショットキーダイオ
ード１０８のカソードであるＮ１領域１３０から電圧Ｖ
ＤＤへの導電路を形成する。導電路１１８．１１０及び
１１３は、たとえば酸化シリコンのような誘電体１３１
により基板１２２から絶縁される。

第９図のショットキーダイオード１０２及び１０３、並
びに第１Ｏ図のショットキーダイオード１１１及び１１
２を用いることにより、ＰＮ接合ダイードを用いる場合
に比べてラッチアップが起こる可能性が減少する。

ショットキーダイード１０２．１０３．１１１及び１１
２が順方向バイアスされると、カソードであるたとえば
Ｎ型半導体領域への少数キャリヤによる電流の流入がほ
とんどない。

第１０図において、ショットキーダイオードｉｌｌは、
Ｐチャンネル形トランジスタｌ１５のドレインに形成さ
れたＰＮ接合と実際　８ に並列関係にある。ショットキーダイオード１１２は、
Ｎチャンネル形トランジスタ１１６のドレインに形成さ
れたＰＮ接合と実際に並列関係にある。これらのＰＮ接
合を横切る少数キャリヤによる電流の流れは、シヨ・ン
トキーダイード１１１及び１１２が第５図に示すように
低いターンオン電圧を有するため制限される。ショット
キーダイードを流れる全′電流の割合は、ＰＮ接合を流
れる電流より５オーダー大きい。

本発明は、バルクシリコンが用いられる時生じるＰＮＰ
Ｎ構造内のラッチアップを防止すべくショットキー障壁
ダイオードを組み込んだＣＭＯ５集積回路を提供する。

ショットキー障壁ダイオードは、特に別の工程を用いず
に金属化装置により形成してもよい。

ショットキー障壁ダイオードは、ソース及びドレイン接
合と並列関係にし、ドレインあるいはソースが基板に関
して順方向バイアスされる峙少数キャリヤの注入を阻止
する。

９ ショットキー障壁ダイオードを組み込むオフチップの相
互接続部の過電圧及び静電気からＣＭＯ３回路を保護す
るための入力及び出力回路についても説明した。

【図面の簡単な説明】

第１図は、ＰＮＰＮ構造により形成したＳＣ１回路の概
略図である。 第２図は、本発明の一実施例の平面図である。 第３図は、第２図の線■−■に沿う断面図である。 第４図は、第２図の寄生回路の概略図である。 第５図は、ショットキー障壁ダイオード及びＰＮ接合ダ
イオードの順方向電圧降下の関数としての電流を示すグ
ラフである。 第６図は、本発明の他の実施例である。 第７図は、本発明の更に他の実施例である。 第８図は、第７図の線■−頂に沿う断面図０ である。 第９図は、本発明の別の実施例の概略図である。 第１０図は、本発明の更に別の実施例の概略図である。 第１１図は、第１Ｏ図に示した出力保護回路１０８の平
面図である。 第１２図は、第１１図の線■−■に沿う断面図である。 第１３図は、第６の線層−■に沿う断面図である。 ２４・・・・・・ＣＭＯＳイン八−タ ２５・・・・・・基板 ２６・・・・・・基板の上部表面 ２８・・・・・・Ｐチャンネル形電界効果トランジスタ ２８・・・・・・ソース ３０・・・・・・ドレイン ３１・・・・・・ゲート電極 ３２・・・・・・ゲート誘電体 １ ４２・・・・・・Ｎチャンネル形電界効果トランジスタ ４３・・・・・・ソース ４４・・・・・・ドレイン ４５・・・・・・ゲート電極 ４８・・・・・・ゲート誘電体 ４７．５２．５４・・・・・・・・金属化部３８．５６
　　・・・・・・ショットキーダイオード２ ＦＩＧ、　８

Claims (1)

1. 【特許請求の範囲】 １、ゲート、ドレイン、ソース、本体を有し、前記ドレ
   イン及びソースは第１の形の不純物領域により第２の形
   の材料の前記本体内に形成される電界効果形トランジス
   タにおいて、第１のショットキー障壁ダイオードは前記
   本体内に形成されてそのアノードは前記ソースに結合さ
   れ、そのため前記ソースが前記本体に関して順方向バイ
   アスされると少数キャリヤの前記本体への注入が減少す
   ることを特徴とする電界効果形トランジスタ。 ２、前記本体内には、アノードが前記ドレインに結合さ
   れる第２のショットキー障壁ダイオードが形成されるこ
   とを特徴とする前記第１項記載のトランジスタ。 ３、前記本体はシリコンで作られることを特徴とする前
   記第１または２項記載のトランジスタ。 ４、前記ショットキー障壁ダイオードは、金属珪化物を
   含むことを特徴とする前記第１．２または３項記載のト
   ランジスタ。 ５、前記金属珪化物中の前記金属は、Ａｕ。 ＰＬ、Ｐｄ、Ｒｈ、Ｎｉ、Ｌｉ、Ｗ、Ｔｉ。 Ｚｒ、Ｔａ、Ｃｒ、Ｍｏより成る群から選択されること
   を特徴とする前記第４項記載のトランジスタ。 ６、前記本体の前記材料は、Ｇｅ、Ｓｉ、ＩｎＳｂ、Ｇ
   ａＡｓ、ＩｎＰ、ＣｄＴｅ、ＧａＰ、ＧａＴｅ、ＣｄＳ
   ｅ、ＳｉＣ，ＺｈＳｅ、ＧａＳｅ、ＣｄＳ、ＧａＳ、Ｚ
   ｎＳより成る群から選択されることを特徴とする前記第
   １または２項記載のトランジスタ。 ７、前記第１の領域、前記本体、前記第１及び第２のシ
   ョットキー障壁ダイオードは、金属の層を含むことを特
   徴とする前記第２項記載のトランジスタ。 ８、前記第１の金属層は、前記ソース及びドレインの間
   の空間の外側に延びることを特徴とする前記第７項記載
   のトランジスタ。 ９．前記第１の金属層は、白金を含むことを特徴とする
   前記第７または８項記載のトランジスタ。 １０、前記第１の金属層は、アルミニウムを含もことを
   特徴とする前記第７または８項記載のトランジスタ。 １１、前記第１及び第２のショットキー障壁ダイオード
   は、前記第１のダイオードのカソードが前記第２のダイ
   オードのアノードに結合されて、第１の信号ラインが過
   電圧を有する時電流を放電するための前記第１の信号ラ
   インに結合されるようになされており、前記第１のショ
   ットキーダイオードのアノードは第１の電位に結合され
   、前記第２のショットキーダイードのカソードは第２の
   電位に結合されることを特徴とする前記１−１ｏ項のう
   ち任意の１項に記載したトランジスタ。 １２、抵抗、及び第３、第４のショットキー障壁ダイオ
   ードを含み、前記第１のダイオードの前記カソードは前
   記抵抗を介して前記第３のショトオキ−ダイオードのカ
   ソードと前記第４のショットキーダイオードの７ノード
   へ結合されて、第２の信号ラインが過電圧を有する時電
   流を放電するための前記第２の信号ラインに結合される
   ようになＸれており、前記第３のショットキーダイオー
   ドのアノードは前記第１の電位に、前記第４のショット
   キーダイオードのカソードは前記第２の電位に結合され
   ることを特徴とする前記第１１項記載のトランジスタ。 以　　下　　余　　白