JPS61168953A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61168953A JPS61168953A JP60009436A JP943685A JPS61168953A JP S61168953 A JPS61168953 A JP S61168953A JP 60009436 A JP60009436 A JP 60009436A JP 943685 A JP943685 A JP 943685A JP S61168953 A JPS61168953 A JP S61168953A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output terminal
- integrated circuit
- power supply
- terminal out
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置、特に、相補製ＭＯ８半導
体集積回路装置に関する。
体集積回路装置に関する。
（従来の技術）
従来、Ｖ相補型ＭＯＳ半導体集積回路装ｒａｔ＜以下Ｃ
ＭＯ８−ＩＣと記す）はＮ型半導体領域内に形成された
ＰチャンネルＭＯＳトランジスタと、Ｐ減半導体領域内
に形成されたＮチャンネルＭＯ８トランジスタにより構
成されるので、これらを構成するＰ散拡散層とＮｆｉ拡
赦拡散の間で寄生バイポーラトランジスタが形成される
。
ＭＯ８−ＩＣと記す）はＮ型半導体領域内に形成された
ＰチャンネルＭＯＳトランジスタと、Ｐ減半導体領域内
に形成されたＮチャンネルＭＯ８トランジスタにより構
成されるので、これらを構成するＰ散拡散層とＮｆｉ拡
赦拡散の間で寄生バイポーラトランジスタが形成される
。
（発明が解決しようとする問題点）
上記のような０ＭＯ８−ＩＣの出力端子にサージ。
電圧が印加されると、寄生バイポーラトランジスタが導
通状態になシ、いわゆるラッチアップと呼ばれる現象が
生じ、このため、０ＭＯ８−ＩＣに大電流が流れ、素子
が破壊するという欠点があった。
通状態になシ、いわゆるラッチアップと呼ばれる現象が
生じ、このため、０ＭＯ８−ＩＣに大電流が流れ、素子
が破壊するという欠点があった。
このラッチアップ現象について図面を用いて説明する。
第７図は従来の０ＭＯ８−ＩＣの一例の回路図である。
この０ＭＯ８−ＩＣは、ソースが電源端子ＶＤＤに接続
され、ドレインが出力端子ＯＵＴに接続され、ゲートが
入力端子ＩＮに接続されたＰチャンネル間０８トランジ
スタＱ！と、ソースが電源端子■８８＃こ接続され、ド
レインが出力端子ＯＵＴに接続され、ゲートが入力端子
ＩＮに接続されたＮチャンネルＭＯＢ）ランジスタＱ２
とから成シ、出力端子ＯＵＴから否定論理信号を取シ出
すＣＭＯ８論理回路である。
され、ドレインが出力端子ＯＵＴに接続され、ゲートが
入力端子ＩＮに接続されたＰチャンネル間０８トランジ
スタＱ！と、ソースが電源端子■８８＃こ接続され、ド
レインが出力端子ＯＵＴに接続され、ゲートが入力端子
ＩＮに接続されたＮチャンネルＭＯＢ）ランジスタＱ２
とから成シ、出力端子ＯＵＴから否定論理信号を取シ出
すＣＭＯ８論理回路である。
第８図は第７図の回路を半導体基板に実現したときに生
ずるラブチアツブ現象を説明するための模式的断面図で
ある。
ずるラブチアツブ現象を説明するための模式的断面図で
ある。
第８図において、１はＮ型半導体基板、２はｒをアイラ
ンド％ ３はＰチャンネルＭＯＳトランジスタＱ、のソ
ースとなるＰ＋拡散層、４はトランジスタＱ、のドレイ
ンとなるＰ 拡散層、５はＮチャンネルＭＯＳトランジ
スタＱ、のソースとなるＮ＋拡散層、６はトランジスタ
Ｑ２のドレインとなるＮ＋拡散層、７はＶＤＤ 電位
供給用Ｎ＋拡散層、９は絶縁層、１０はトランジスタＱ
１のゲート絶縁層、１１はトランジスタＱｚのゲート絶
縁層、１２はＶＤＤ 電源端子、１３はＶ８８ 電
源端子、１４はトランジスタＱｓのゲート電極、】５は
トランジスタＱ２のゲート電極、１６はトランジスタＱ
！のドレイン電極、１７はトランジスタＱ２のドレイン
電極である。
ンド％ ３はＰチャンネルＭＯＳトランジスタＱ、のソ
ースとなるＰ＋拡散層、４はトランジスタＱ、のドレイ
ンとなるＰ 拡散層、５はＮチャンネルＭＯＳトランジ
スタＱ、のソースとなるＮ＋拡散層、６はトランジスタ
Ｑ２のドレインとなるＮ＋拡散層、７はＶＤＤ 電位
供給用Ｎ＋拡散層、９は絶縁層、１０はトランジスタＱ
１のゲート絶縁層、１１はトランジスタＱｚのゲート絶
縁層、１２はＶＤＤ 電源端子、１３はＶ８８ 電
源端子、１４はトランジスタＱｓのゲート電極、】５は
トランジスタＱ２のゲート電極、１６はトランジスタＱ
！のドレイン電極、１７はトランジスタＱ２のドレイン
電極である。
この０ＭＯ８−ＩＣの半導体滅域１〜８の部分は、破線
で示した等価回路で表わすことができる。すなわち、Ｑ
３は、６ｆｔエミツタ、２をベース、１をコレクタとす
るＮＰＮ トランジスタであ！０．Ｑ４は、 ５ｔ−エ
ミッタ、２をベース、１會コレクタとするＮＰＮトラン
ジスタである。また、Ｑｓｔｉ、３ｔ−エミッタ、１を
ベース、２をコレクタとするＰＮＰ）ランジスタであり
、Ｑ６は４′ｆ：エミッタ。
で示した等価回路で表わすことができる。すなわち、Ｑ
３は、６ｆｔエミツタ、２をベース、１をコレクタとす
るＮＰＮ トランジスタであ！０．Ｑ４は、 ５ｔ−エ
ミッタ、２をベース、１會コレクタとするＮＰＮトラン
ジスタである。また、Ｑｓｔｉ、３ｔ−エミッタ、１を
ベース、２をコレクタとするＰＮＰ）ランジスタであり
、Ｑ６は４′ｆ：エミッタ。
１′？：ベース、２をコレクタとするＰＮＰ ）−ラン
ジスタである。Ｒ１はＮ−半導体基板内の電＃、ｙ＆子
ｖＤＤに至るまでの抵抗、Ｒ２はＰ−ｆｉアイランド内
の電源端子Ｖａ８に至るまでの抵抗である。
ジスタである。Ｒ１はＮ−半導体基板内の電＃、ｙ＆子
ｖＤＤに至るまでの抵抗、Ｒ２はＰ−ｆｉアイランド内
の電源端子Ｖａ８に至るまでの抵抗である。
第９図は第８図に破線で示した寄生素子が作る寄生回路
の回路図である。
の回路図である。
今、出力端子ＯＵＴに正のサージ電圧が印加されると、
トランジスタＱ６のベース、エミッタおよび抵抗Ｒ１を
通して出力端子ＯＵＴと電源端子ＶＤＤ間に電流が流れ
、これによりトランジスタＱ−が導通状態になプ、トラ
ンジスタＱ６のコレクタ電流は抵抗Ｒ２を通して電源端
子ＶＳＳに流れる。
トランジスタＱ６のベース、エミッタおよび抵抗Ｒ１を
通して出力端子ＯＵＴと電源端子ＶＤＤ間に電流が流れ
、これによりトランジスタＱ−が導通状態になプ、トラ
ンジスタＱ６のコレクタ電流は抵抗Ｒ２を通して電源端
子ＶＳＳに流れる。
この電流によｐトランジスタＱ４のベース・エミッタ間
が順バイアスされ、トランジスタＱ４が導通し、電流が
電源端子ＶＤＤから抵抗Ｒ１とトランジスタＱ４を通っ
て電源端子Ｖｌ１ｇへ流れる。これによって、更にトラ
ンジスタＱｓのエミッタ・ベース間が順バイアスされ、
トランジスタＱｉが導通し、トランジスタＱ４のベース
電流を供給するので、上述の出力端子ＯＵＴへのサージ
入力がな（なってもトランジスタＱｓとＱ４によるサイ
リスタ構成のために電源端子ＶＤＤ ｖｓｓ間に大き
な電流が流れ続け、素子を破壊に至らしめる。
が順バイアスされ、トランジスタＱ４が導通し、電流が
電源端子ＶＤＤから抵抗Ｒ１とトランジスタＱ４を通っ
て電源端子Ｖｌ１ｇへ流れる。これによって、更にトラ
ンジスタＱｓのエミッタ・ベース間が順バイアスされ、
トランジスタＱｉが導通し、トランジスタＱ４のベース
電流を供給するので、上述の出力端子ＯＵＴへのサージ
入力がな（なってもトランジスタＱｓとＱ４によるサイ
リスタ構成のために電源端子ＶＤＤ ｖｓｓ間に大き
な電流が流れ続け、素子を破壊に至らしめる。
また、出力端子ＯＵＴに負のサージ電圧が印加された場
合には、電源端子Ｖｓｓから抵抗Ｒ２及びトランジスタ
Ｑｓのベース・エミッタを通して電流が流れ、トランジ
スタＱ、が導通状態になシ、トランジスタＱ３のコレク
タｌｌＩＣ流は抵抗Ｒｔを通して電源端子ＶＤＤから供
給される。この電流によシトランジスタＱｓのエミッタ
・ベース間が順バイアスされ、トランジスタＱｓが導通
し、電流が電源端子ＶＤＤからトランジスタＱｓ及び抵
抗ＵＺを通って電源端子ＶＢＩＣ流れる。これによって
更にトランジスタＱ４のベース・エミッタ間が順バイア
スされ、トランジスタＱ４が導通し、トランジスタＱｓ
のベース電流を引出すので、上述の出力サージ入力がな
くなりてもトランジスタＱｓとＱ４によるサイリスタ構
成のために電源端子ＶＤＤ−Ｖ８３間に大きな電流が流
れ続け、素子を破壊に至らしめることになる。
合には、電源端子Ｖｓｓから抵抗Ｒ２及びトランジスタ
Ｑｓのベース・エミッタを通して電流が流れ、トランジ
スタＱ、が導通状態になシ、トランジスタＱ３のコレク
タｌｌＩＣ流は抵抗Ｒｔを通して電源端子ＶＤＤから供
給される。この電流によシトランジスタＱｓのエミッタ
・ベース間が順バイアスされ、トランジスタＱｓが導通
し、電流が電源端子ＶＤＤからトランジスタＱｓ及び抵
抗ＵＺを通って電源端子ＶＢＩＣ流れる。これによって
更にトランジスタＱ４のベース・エミッタ間が順バイア
スされ、トランジスタＱ４が導通し、トランジスタＱｓ
のベース電流を引出すので、上述の出力サージ入力がな
くなりてもトランジスタＱｓとＱ４によるサイリスタ構
成のために電源端子ＶＤＤ−Ｖ８３間に大きな電流が流
れ続け、素子を破壊に至らしめることになる。
このように、従来の０ＭＯ８−ＩＣではラッチアップを
起すと素子が破壊されるという致命的欠陥があった。
起すと素子が破壊されるという致命的欠陥があった。
本発明の目的は、上記欠点を除去し、ラッチアップ耐量
の大きい半導体集積回路装置を提供することにある。
の大きい半導体集積回路装置を提供することにある。
（問題点を解決するための手段）
本発明の半導体集積回路装置は、Ｎ屋半導体領域内に形
成されたＰチャンネルＭＯＳトランジスタとＰｆｉ半導
体領域内に形成されたＮチャンネルＭＯＳトランジスタ
によシ構成された相補１ＭＯ８集積回路を含む半導体集
積回路装置において、電源端子と出力端子との間にシｌ
ットキーバリアダイオードを挿入したことを特徴として
構成される。
成されたＰチャンネルＭＯＳトランジスタとＰｆｉ半導
体領域内に形成されたＮチャンネルＭＯＳトランジスタ
によシ構成された相補１ＭＯ８集積回路を含む半導体集
積回路装置において、電源端子と出力端子との間にシｌ
ットキーバリアダイオードを挿入したことを特徴として
構成される。
（実施例）
次に１本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の回路図である。
この実施例は、ＰチャンネルＭＯＳトランジスタＱ、と
ＮチャンネルＭＯＳトランジスタＱ２とを有する相補１
１ＭＯ８集積回路において、電源端子ＶＤＤと出力端子
ＯＵＴとの間にシッットキーパリアダイオードＤ１を挿
入することにより構成されている。この実施例の論理動
作は第７図に示した従来の０ＭＯ８−ＩＣと全く同じで
ある。
ＮチャンネルＭＯＳトランジスタＱ２とを有する相補１
１ＭＯ８集積回路において、電源端子ＶＤＤと出力端子
ＯＵＴとの間にシッットキーパリアダイオードＤ１を挿
入することにより構成されている。この実施例の論理動
作は第７図に示した従来の０ＭＯ８−ＩＣと全く同じで
ある。
第２図は第１図に示した回路を半導体基板に実現した０
ＭＯ８−ＩＣの模式的断面図である。
ＭＯ８−ＩＣの模式的断面図である。
絶縁層９の一部を窓あけし、アノード電極１８を形成し
て半導体基板１とでシ■ットキーバリアダイオードＤＩ
を形成する。このアノード電極１８を出力端子ＯＵＴ
に接続する。それ以外は第８図に示した従来例と同じで
ある。
て半導体基板１とでシ■ットキーバリアダイオードＤＩ
を形成する。このアノード電極１８を出力端子ＯＵＴ
に接続する。それ以外は第８図に示した従来例と同じで
ある。
第３図は第２図に示す０ＭＯ８−ＩＣにおける寄生素子
による寄生回路の回路図である。
による寄生回路の回路図である。
第３図を用いて第１の実施例の効果について説明する。
出力端子ＯＵＴに正のサージ電圧が印加された場合、出
力端子ＯＵＴと電源端子ＶＤＤとの間の電位差は、シｌ
ットキーバリアダイオードＤ１の順方向電圧にクランプ
される。このダイオードＤ１の順方向電圧をトランジス
タＱ６のエミッタ・ベース間順方向電圧よシ小さい値に
設定しておくことによりトランジスタＱ−が導通せず、
遮断状態のまま保たれ、これによりトランジスタＱｓ＝
Ｑ４及びＱｓ も遮断状態のまま保たれ、従来の０ＭＯ
８−ＩＣで見られたトランジスタＱ４とＱｓによるサイ
リスタ動作が起らないため、ラッチアップ現象も発生し
ない。
力端子ＯＵＴと電源端子ＶＤＤとの間の電位差は、シｌ
ットキーバリアダイオードＤ１の順方向電圧にクランプ
される。このダイオードＤ１の順方向電圧をトランジス
タＱ６のエミッタ・ベース間順方向電圧よシ小さい値に
設定しておくことによりトランジスタＱ−が導通せず、
遮断状態のまま保たれ、これによりトランジスタＱｓ＝
Ｑ４及びＱｓ も遮断状態のまま保たれ、従来の０ＭＯ
８−ＩＣで見られたトランジスタＱ４とＱｓによるサイ
リスタ動作が起らないため、ラッチアップ現象も発生し
ない。
このように、出力端子ＯＵＴと電源端子ＶＤＤとの関に
シｌットキーバリアダイオードＤ１を挿入することｌこ
よシ、出力端子ＯＵＴに印加される正のサージ電圧に対
し、ラッチアップ耐量の大きい０ＭＯ８−ＩＣが実現で
きることがわかる。
シｌットキーバリアダイオードＤ１を挿入することｌこ
よシ、出力端子ＯＵＴに印加される正のサージ電圧に対
し、ラッチアップ耐量の大きい０ＭＯ８−ＩＣが実現で
きることがわかる。
第４図は本発明の第２の実施例の回路図である。
出力端子ＯＵＴに正、負いずれのサージ電圧が印加され
た場合においても、ラッチアップ耐量の大きな０ＭＯ８
−ＩＣを実現したものである・第７図に示す従来例との
違いは、電源端子ＶＤＤと出力端子ＯＵＴとの間にシｌ
ットキーバリアダイオードＤ１が挿入されていることと
、出力端子ＯＵＴと電源端子ｖａｎとの間にシ目ットー
バリアダイオードＤ２が挿入されていることであ）、論
理動作は第７図の回路と全く同じである。
た場合においても、ラッチアップ耐量の大きな０ＭＯ８
−ＩＣを実現したものである・第７図に示す従来例との
違いは、電源端子ＶＤＤと出力端子ＯＵＴとの間にシｌ
ットキーバリアダイオードＤ１が挿入されていることと
、出力端子ＯＵＴと電源端子ｖａｎとの間にシ目ットー
バリアダイオードＤ２が挿入されていることであ）、論
理動作は第７図の回路と全く同じである。
Ｎ５図は′ｓ４図に示す回路を半導体基板に実現した０
ＭＯ８−ＩＣの模式的断面図である。
ＭＯ８−ＩＣの模式的断面図である。
この０ＭＯ８−ＩＣは、電源端子ＶＤＤと出力端子ＯＵ
Ｔとの間に、１８をアノード電極とし、Ｎａ！１半導体
基板１をカソードとするシｌットキーバリアダイオード
Ｄ１が挿入されていること、及び出力端子ＯＵＴと電１
２＠端子ＶＳＳとの間に、１９ｔアノード！極とし、Ｎ
−拡散層２０ｔカソードとするシ曹ットキーバリアダイ
オードＤ２が挿入されていることを除いて第８図に示し
た従来例と全く同じである。
Ｔとの間に、１８をアノード電極とし、Ｎａ！１半導体
基板１をカソードとするシｌットキーバリアダイオード
Ｄ１が挿入されていること、及び出力端子ＯＵＴと電１
２＠端子ＶＳＳとの間に、１９ｔアノード！極とし、Ｎ
−拡散層２０ｔカソードとするシ曹ットキーバリアダイ
オードＤ２が挿入されていることを除いて第８図に示し
た従来例と全く同じである。
ｗｉ６図は第５図に示す０ＭＯ８−ＩＣにおける寄生素
子による寄生回路図である。
子による寄生回路図である。
Ｎ６図を用いて第２の実施例の効果について説明する。
出力端子ＯＵＴに正のサージ電圧が印加された場合のシ
讐ットーバリアダイオードＤ１の効果については、前述
した第１の実施例の場合と全く同 。
讐ットーバリアダイオードＤ１の効果については、前述
した第１の実施例の場合と全く同 。
じてあり、ここでは、出力端子ＯＵＴに負のサージ電圧
が印加された場合についてのみ説明する。
が印加された場合についてのみ説明する。
出力端子ＯＵＴに負のサージ電圧が印加された場合、電
源端子Ｖｓｓと出力端子ＯＵＴとの間の電位差は、シ璽
ットキーバリアダイオードＤ２の頭方向電圧にクランプ
される。このダイオードＤ２の順方向電圧をトランジス
タＱ３のベース・エミッタ間順方向電圧より小さい値に
設定しておくことによりトランジスタＱ３が導通せず、
遮断状態のまま保たれ、これによりトランジスタＱ４．
Ｑ１１及びＱｓも遮断状態のまま保たれ、従来の０ＭＯ
８−ＩＣで見られたトランジスタＱ４とＱｓによるサイ
リスタ動作が起らないため、ラッチアップ現象も発生し
ない。
源端子Ｖｓｓと出力端子ＯＵＴとの間の電位差は、シ璽
ットキーバリアダイオードＤ２の頭方向電圧にクランプ
される。このダイオードＤ２の順方向電圧をトランジス
タＱ３のベース・エミッタ間順方向電圧より小さい値に
設定しておくことによりトランジスタＱ３が導通せず、
遮断状態のまま保たれ、これによりトランジスタＱ４．
Ｑ１１及びＱｓも遮断状態のまま保たれ、従来の０ＭＯ
８−ＩＣで見られたトランジスタＱ４とＱｓによるサイ
リスタ動作が起らないため、ラッチアップ現象も発生し
ない。
このように、電源端子ＶＳＳと出力端子ＯＵＴとの間に
シ嘗ットキーバリアダイオードＤ２を挿入することにょ
）、出力端子ＯＵＴに印加される負のサージ電圧に対し
て、ラッチアップ耐量の大きい０ＭＯ８−ＩＣが実現で
き、前述のシ１ットキーバリアダイオードＤｌの効果と
併せると、正、負いずれのサージ電圧に対してもラッチ
アップ耐量の大きな０ＭＯ８−ＩＣが実現できることが
わかる。
シ嘗ットキーバリアダイオードＤ２を挿入することにょ
）、出力端子ＯＵＴに印加される負のサージ電圧に対し
て、ラッチアップ耐量の大きい０ＭＯ８−ＩＣが実現で
き、前述のシ１ットキーバリアダイオードＤｌの効果と
併せると、正、負いずれのサージ電圧に対してもラッチ
アップ耐量の大きな０ＭＯ８−ＩＣが実現できることが
わかる。
（発明の効果）
本発明は、以上説明したようｌこ０ＭＯ８−ＩＣにおい
て、電源端子ＶＤＤ−出力端子ＯＵＴ間、あるいは出力
端子０ＵＴ−電源端子Ｖｎｎ間に挿入したシ■ットキー
パリアダイオードの順方向電圧を小さく設定することに
ょシ、ラッチアップ現象の原因となる寄生バイポーラト
ランジスタの導通を防ぎ、ラッチアップ耐量の向上ｔ−
実現することができるという効果を有する。
て、電源端子ＶＤＤ−出力端子ＯＵＴ間、あるいは出力
端子０ＵＴ−電源端子Ｖｎｎ間に挿入したシ■ットキー
パリアダイオードの順方向電圧を小さく設定することに
ょシ、ラッチアップ現象の原因となる寄生バイポーラト
ランジスタの導通を防ぎ、ラッチアップ耐量の向上ｔ−
実現することができるという効果を有する。
第１図は本発明の第１の実施例の回路図、第２図は第１
図に示した回路を半導体基板に実現した０ＭＯ８−ＩＣ
の模式的断面図、第３図は第２図に示す０ＭＯ８−ＩＣ
における寄生素子による寄生回路の回路図、第４図は本
発明の第２の実施例の回路図、第５図は第４図に示した
回路を半導体基板に実現した０ＭＯ８−ＩＣの模式断面
図、第６廓は第５図に示す０ＭＯ８−ＩＣにおける寄生
素子による寄生回路の回路図、第７図は従来の０ＭＯ８
−ＩＣの一例の回路図、第８図は第７図に示す回路を半
導体基板に実現したときに生ずるラッチアップ現象を説
明するための模式的断面図、＠９図は第８図に示したＣ
ＭＯ５−ＩＣにおける寄生素子が作る寄生回路の回路図
である。 １・・・・・・Ｎｆｉ半導体基板、２・・・・−Ｐ−型
アイランド、３，４・・・・・・Ｐ＋拡散層、５，６．
７・・・・・・Ｎ＋拡散層、８ ・−−−−−Ｐ＋拡散
層、９，１０．ｌｌ・−−−−絶縁層、１２〜１９・・
・・・・電極、２ｏ・・・・・・Ｎ−拡散層、ＤｌｐＤ
ｘ・・・・・・シ１ットキーバリアダイオード。 ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・出方端
子、Ｑｌ・・・・・・ＰチャンネルＭＯ８トランジスタ
、Ｑｌ・・・・−・ＮチャンネルＭＯＳトランジスタ、
Ｑｌ−Ｑ４・・・・・・ＮＰＮ ）ランジスタ、Ｑｓ
、Ｑｓ ＝ ・” Ｐ Ｎ Ｐ ）ランジスタ、Ｒ１＃
Ｒ２”” ””抵抗、Ｖｎｎ ｅ Ｖｓ ｓ ＝ ＝
’ＭＥｆｉｌ端子。 ＶＤＪ） ＩＮ Ｏｕｒ Ｖ
ｓｓ第２図 ＶＤＤ ＯＵＴ 慢６図 ＶＤＤ ＩＮ ＯＵＴ
図に示した回路を半導体基板に実現した０ＭＯ８−ＩＣ
の模式的断面図、第３図は第２図に示す０ＭＯ８−ＩＣ
における寄生素子による寄生回路の回路図、第４図は本
発明の第２の実施例の回路図、第５図は第４図に示した
回路を半導体基板に実現した０ＭＯ８−ＩＣの模式断面
図、第６廓は第５図に示す０ＭＯ８−ＩＣにおける寄生
素子による寄生回路の回路図、第７図は従来の０ＭＯ８
−ＩＣの一例の回路図、第８図は第７図に示す回路を半
導体基板に実現したときに生ずるラッチアップ現象を説
明するための模式的断面図、＠９図は第８図に示したＣ
ＭＯ５−ＩＣにおける寄生素子が作る寄生回路の回路図
である。 １・・・・・・Ｎｆｉ半導体基板、２・・・・−Ｐ−型
アイランド、３，４・・・・・・Ｐ＋拡散層、５，６．
７・・・・・・Ｎ＋拡散層、８ ・−−−−−Ｐ＋拡散
層、９，１０．ｌｌ・−−−−絶縁層、１２〜１９・・
・・・・電極、２ｏ・・・・・・Ｎ−拡散層、ＤｌｐＤ
ｘ・・・・・・シ１ットキーバリアダイオード。 ＩＮ・・・・・・入力端子、ＯＵＴ・・・・・・出方端
子、Ｑｌ・・・・・・ＰチャンネルＭＯ８トランジスタ
、Ｑｌ・・・・−・ＮチャンネルＭＯＳトランジスタ、
Ｑｌ−Ｑ４・・・・・・ＮＰＮ ）ランジスタ、Ｑｓ
、Ｑｓ ＝ ・” Ｐ Ｎ Ｐ ）ランジスタ、Ｒ１＃
Ｒ２”” ””抵抗、Ｖｎｎ ｅ Ｖｓ ｓ ＝ ＝
’ＭＥｆｉｌ端子。 ＶＤＪ） ＩＮ Ｏｕｒ Ｖ
ｓｓ第２図 ＶＤＤ ＯＵＴ 慢６図 ＶＤＤ ＩＮ ＯＵＴ
Claims (1)
- Ｎ型半導体領域内に形成されたＰチャンネルＭＯＳトラ
ンジスタと、Ｐ型半導体領域内に形成されたＮチャンネ
ルＭＯＳトランジスタにより構成された相補型ＭＯＳ集
積回路を含む半導体集積回路装置において、電源端子と
出力端子との間にショットキーバリアダイオードを挿入
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009436A JPS61168953A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60009436A JPS61168953A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168953A true JPS61168953A (ja) | 1986-07-30 |
Family
ID=11720264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009436A Pending JPS61168953A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168953A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639062A (en) * | 1979-09-08 | 1981-04-14 | Nippon Shinyaku Co Ltd | Slufenamide derivative |
| JPS5998552A (ja) * | 1982-11-03 | 1984-06-06 | ウエスチングハウス エレクトリック コ−ポレ−ション | 電界効果形トランジスタ |
-
1985
- 1985-01-22 JP JP60009436A patent/JPS61168953A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639062A (en) * | 1979-09-08 | 1981-04-14 | Nippon Shinyaku Co Ltd | Slufenamide derivative |
| JPS5998552A (ja) * | 1982-11-03 | 1984-06-06 | ウエスチングハウス エレクトリック コ−ポレ−ション | 電界効果形トランジスタ |
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