JPS5999518A - タイマ装置 - Google Patents
タイマ装置Info
- Publication number
- JPS5999518A JPS5999518A JP57208866A JP20886682A JPS5999518A JP S5999518 A JPS5999518 A JP S5999518A JP 57208866 A JP57208866 A JP 57208866A JP 20886682 A JP20886682 A JP 20886682A JP S5999518 A JPS5999518 A JP S5999518A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- value
- coincidence
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はタイマ装置、特にデータ処理装置における時間
パルスを計測するタイマ装置に関する。
パルスを計測するタイマ装置に関する。
（従来技術）
従来、この種のタイマ装置は第１図に示すように、クロ
ックパルスをカウントするカウンタ１の値と、中央処理
装置（以下ＣＰＵと略す。）５よりデータバス６を通し
て送られるカウント値を保持するレジスタ２の値とを比
較回路３で比較し、二つの値が一致した時、一致フラグ
回路４を有効にシテ、ＣＰＵ５への割込み信号としたり
、他のハードウェアの制御信号に用いたりしていた。こ
の装置によって、比較的大きな値をカウントする場合は
、カウンタ１、レジスタ２及び比較回路３ともに、その
カウント値を満足するビット数のハードウェアが必要と
なるので、あまり大きな値をカウントすることは経済的
なかった。
ックパルスをカウントするカウンタ１の値と、中央処理
装置（以下ＣＰＵと略す。）５よりデータバス６を通し
て送られるカウント値を保持するレジスタ２の値とを比
較回路３で比較し、二つの値が一致した時、一致フラグ
回路４を有効にシテ、ＣＰＵ５への割込み信号としたり
、他のハードウェアの制御信号に用いたりしていた。こ
の装置によって、比較的大きな値をカウントする場合は
、カウンタ１、レジスタ２及び比較回路３ともに、その
カウント値を満足するビット数のハードウェアが必要と
なるので、あまり大きな値をカウントすることは経済的
なかった。
この装置を用いて、希望するカウント値よりも少ないビ
ット数のカウンタでカウントしようとしたときは、ハー
ドウェアで不足したカウンタをＣＰＵ５上のソフトウェ
アで補なう方法がある。例えば、１７“という値を４ビ
ツトの語長をもったタイマを用いてカウントするときは
、初期値として°１５°という値を設定しく他の°１５
°以下の値でもよい）、カウンタをスタートし＠１５”
になった時に、ＣＰＵ５に割込みを発生させる。ＣＰＵ
は改ためて、タイマに°２”を設定してタイマをスター
トさせ、次の割込みが発生したときの値を°１７“とじ
て用いる方法が用いられる。しかし、この方法では、１
回目の割込みから、次にタイマをスタートさせるまでの
時間が誤差となって表われ、正確な値をカウントするこ
とはできないという欠点がある。
ット数のカウンタでカウントしようとしたときは、ハー
ドウェアで不足したカウンタをＣＰＵ５上のソフトウェ
アで補なう方法がある。例えば、１７“という値を４ビ
ツトの語長をもったタイマを用いてカウントするときは
、初期値として°１５°という値を設定しく他の°１５
°以下の値でもよい）、カウンタをスタートし＠１５”
になった時に、ＣＰＵ５に割込みを発生させる。ＣＰＵ
は改ためて、タイマに°２”を設定してタイマをスター
トさせ、次の割込みが発生したときの値を°１７“とじ
て用いる方法が用いられる。しかし、この方法では、１
回目の割込みから、次にタイマをスタートさせるまでの
時間が誤差となって表われ、正確な値をカウントするこ
とはできないという欠点がある。
第１図の改良したものとして、第２図のように第１図で
示した回路にグリスケーラ７を組み込み、クロック入力
を一定数分周してからカウンタへ入力してカウントする
方法もあるが、そのプリスケーラ７によって分周された
分だけ分解能が悪くなる欠点がある。
示した回路にグリスケーラ７を組み込み、クロック入力
を一定数分周してからカウンタへ入力してカウントする
方法もあるが、そのプリスケーラ７によって分周された
分だけ分解能が悪くなる欠点がある。
（発明の目的）
本発明は、以上の欠点を改良するもので、中央処理装置
を利用することにより、比較的周波数の高いパルスを、
少ないハードウェア量で分解能を高くしてカウントでき
るタイマ装置を提供することを目的としている。
を利用することにより、比較的周波数の高いパルスを、
少ないハードウェア量で分解能を高くしてカウントでき
るタイマ装置を提供することを目的としている。
（発明の構成）
本発明によれば、カウンタと該カウンタのカウント値を
保持するレジスタと、比較回路とよりなるデータ処理装
置におけるタイマ装置において、前記カウンタの少なく
とも最上位ビットを読み出すことのできる読み出し回路
と、前記データ処理装置の中央処理装置によってセット
・リセット可能な許可フラグ回路と、前記比較回路の出
力と前記許可フラグ回路の出力とにもとづいて制御され
る一致フラグ回路と、前記許可フラグ回路がセットされ
ている時に前記比較回路の一致信号によって前記一致フ
ラグ回路をセットし前記許可フラグ回路がリセットされ
ている時は前記比較回路の一致信号は前記一致フラグ回
路をセットしないように制御する制御回路とを含むこと
を特徴とするタイマ装置が得られる。
保持するレジスタと、比較回路とよりなるデータ処理装
置におけるタイマ装置において、前記カウンタの少なく
とも最上位ビットを読み出すことのできる読み出し回路
と、前記データ処理装置の中央処理装置によってセット
・リセット可能な許可フラグ回路と、前記比較回路の出
力と前記許可フラグ回路の出力とにもとづいて制御され
る一致フラグ回路と、前記許可フラグ回路がセットされ
ている時に前記比較回路の一致信号によって前記一致フ
ラグ回路をセットし前記許可フラグ回路がリセットされ
ている時は前記比較回路の一致信号は前記一致フラグ回
路をセットしないように制御する制御回路とを含むこと
を特徴とするタイマ装置が得られる。
（実施例の説明）
以下本発明の実施例を図面を参照して説明する。
第３図は、本発明の一実施例を示すブロック図である。
第３図の１１はクロックパルスをカウントするカウンタ
であり、１２はＣＰＵ１５よりデータバス１６を用いて
送られて（るカウント値を保持するレジスタであり、１
３はカウンタ１１ とレジスタ１３の値を比較し、一致
した時に信号を出力する比較回路である。１７は比較回
路１３から出力される一致信号を用いて一致フラグ回路
１４をセットするか否かを決定する許可フラグ回路であ
り、１８は許可フラグ回路１７の値によって一致信号を
一致フラグ回路１４まで送るか否かを制御するＡＮＤ回
路であり、１４はＡＮＤ回路の出力が”１”なった時セ
ットされる一致フラグ回路である。また１５はレジスタ
やＡＬＵを含んだＣＰＵで、読出回路１９やレジスタ１
２をアクセスでき、かつ許可フラグ回路１７０セツト／
リセツトをデータバス１６を通して行なう。
であり、１２はＣＰＵ１５よりデータバス１６を用いて
送られて（るカウント値を保持するレジスタであり、１
３はカウンタ１１ とレジスタ１３の値を比較し、一致
した時に信号を出力する比較回路である。１７は比較回
路１３から出力される一致信号を用いて一致フラグ回路
１４をセットするか否かを決定する許可フラグ回路であ
り、１８は許可フラグ回路１７の値によって一致信号を
一致フラグ回路１４まで送るか否かを制御するＡＮＤ回
路であり、１４はＡＮＤ回路の出力が”１”なった時セ
ットされる一致フラグ回路である。また１５はレジスタ
やＡＬＵを含んだＣＰＵで、読出回路１９やレジスタ１
２をアクセスでき、かつ許可フラグ回路１７０セツト／
リセツトをデータバス１６を通して行なう。
次に、このタイマ回路の語長が４ビツトのときに、”１
７”という値をカウントする場合を、第４図に示す第３
図の主要な部分の信号のタイミングチャートを参照して
説明する。
７”という値をカウントする場合を、第４図に示す第３
図の主要な部分の信号のタイミングチャートを参照して
説明する。
タイマ回路は一詰−長が４ビツトであるので°１６”と
いう値はカウントすることができる。レジスタ１２には
、このときに１”という値をロードして、かつ許可フラ
グ回路１７をリセットした状態でカウンタ１１をスター
トさせる。この時、−光用のクロックパルスが入力する
と第４図のＡ点に示すようにカウンタ１１の値は”ドと
なり、レジスタの値と一致するので比較回路１３は一致
信号を出力する。しかし、この時点では、許可フラグ回
路１７が”０°であるので、ＡＮＤ回路１８は一致、信
号を一致フラグ回路１４まで送らず、一致フラグ回路１
４を“０”の状態のままとする。以後カウントが進むた
びにカウント値を増す。カウント値が“８”になるとカ
ウントの最上位ビットは“１”となり、以後カウント値
が１５“になるまで最上位ビットは”１”の状態をつづ
け、カウント値が°０“になると最上位ビットもＯとな
る。カウント値が°０”にもどって、次に１”の値にな
りだ時も、許可フラグ回路１７が°０°の状態であると
一致フラグ回路１４はセットされず、無限にカウントを
続けることになる。本例では”１７”という値をカウン
トすることを目的としているので、そのための動作を以
下で述べる。
いう値はカウントすることができる。レジスタ１２には
、このときに１”という値をロードして、かつ許可フラ
グ回路１７をリセットした状態でカウンタ１１をスター
トさせる。この時、−光用のクロックパルスが入力する
と第４図のＡ点に示すようにカウンタ１１の値は”ドと
なり、レジスタの値と一致するので比較回路１３は一致
信号を出力する。しかし、この時点では、許可フラグ回
路１７が”０°であるので、ＡＮＤ回路１８は一致、信
号を一致フラグ回路１４まで送らず、一致フラグ回路１
４を“０”の状態のままとする。以後カウントが進むた
びにカウント値を増す。カウント値が“８”になるとカ
ウントの最上位ビットは“１”となり、以後カウント値
が１５“になるまで最上位ビットは”１”の状態をつづ
け、カウント値が°０“になると最上位ビットもＯとな
る。カウント値が°０”にもどって、次に１”の値にな
りだ時も、許可フラグ回路１７が°０°の状態であると
一致フラグ回路１４はセットされず、無限にカウントを
続けることになる。本例では”１７”という値をカウン
トすることを目的としているので、そのための動作を以
下で述べる。
Ａ点でカウント値が“１°となった後、クロックパルス
が入力される毎にカウント値は増す。８個のクロックパ
ルスが入力するとカウント値は°８”となり、カウンタ
１１の最上位ビットば°１”になり、ＣＰＵ１５は読み
出し回路１９を利用して、そのことを確認することがで
きる。最上位ビットが１”になった時点（Ｂ点）で、Ｃ
ＰＵ５によって許次圧カウント値が”１°になったとき
、比較回路】３の一致信号がＡＮＤ回路１８を通して一
致フラグ回路１４に達し、一致フラグ回路１４をセット
するようにできる。
が入力される毎にカウント値は増す。８個のクロックパ
ルスが入力するとカウント値は°８”となり、カウンタ
１１の最上位ビットば°１”になり、ＣＰＵ１５は読み
出し回路１９を利用して、そのことを確認することがで
きる。最上位ビットが１”になった時点（Ｂ点）で、Ｃ
ＰＵ５によって許次圧カウント値が”１°になったとき
、比較回路】３の一致信号がＡＮＤ回路１８を通して一
致フラグ回路１４に達し、一致フラグ回路１４をセット
するようにできる。
一方、カウンタ１１のカウント値はクロックパルスの入
力によってカウント値は°８”から°９“、”１０°、
・・・・・・°１５”となり、次に０点で°０”となる
。
力によってカウント値は°８”から°９“、”１０°、
・・・・・・°１５”となり、次に０点で°０”となる
。
０点のあとさらに１発のクロックパルスが入力するとカ
ウンタ１１のカウント値は＠１”となり比較回路１３は
一致信号を出力する。この時、許可フラグ回路１７は”
ドであるので、一致信号はＡＮＤ回路８を通って一致フ
ラグ回路１４に達し、一致フラグ回路１４をセットする
。すなわち、以上の動作はカウント値が１“・・・・・
・°１５７、”０”、１”とすすみ、二回目の“１°の
時に一致フラグ１４がセットされたことになり、計１７
個のパルスをカウントしてから一致フラグ回路１４が°
１”になったことを示す。
ウンタ１１のカウント値は＠１”となり比較回路１３は
一致信号を出力する。この時、許可フラグ回路１７は”
ドであるので、一致信号はＡＮＤ回路８を通って一致フ
ラグ回路１４に達し、一致フラグ回路１４をセットする
。すなわち、以上の動作はカウント値が１“・・・・・
・°１５７、”０”、１”とすすみ、二回目の“１°の
時に一致フラグ１４がセットされたことになり、計１７
個のパルスをカウントしてから一致フラグ回路１４が°
１”になったことを示す。
カウント値が°１６”より小さい時は、タイマをスター
トさせる前に許可フラグ回路１７をセットさぜることに
よって、−回目の一致信号で一致フラグ回路１４をセッ
トさせることができ、”１６゜より小さい値をカウント
することができる。
トさせる前に許可フラグ回路１７をセットさぜることに
よって、−回目の一致信号で一致フラグ回路１４をセッ
トさせることができ、”１６゜より小さい値をカウント
することができる。
カウント値が°２４”〜“３１”や”４０”〜”４７”
のように最下位ビットから４ビツト目が“１”のときは
、次のようにカウントすることによって計数が可能であ
る。例えば、“２８”をカウントする場合は、カウント
値に“１２“（＝“２８”−”１６“）をセットし、許
可フラグ回路１７を°０”にしてタイマをスタートさせ
る。この場合は第５図に示すようなタイミングチャート
になり、ＣＰＵ１５は読出回路１９によって最上位ビッ
トをチェックし、最上位ビットが“０”から°１２にな
り、次に°０”になった時点（Ａ点）で許可フラグ回路
１７をセットすると、その後にカウント値が°１２”に
なった時、前例の場合と同様に一致フラグ回路１４がセ
ットされる。
のように最下位ビットから４ビツト目が“１”のときは
、次のようにカウントすることによって計数が可能であ
る。例えば、“２８”をカウントする場合は、カウント
値に“１２“（＝“２８”−”１６“）をセットし、許
可フラグ回路１７を°０”にしてタイマをスタートさせ
る。この場合は第５図に示すようなタイミングチャート
になり、ＣＰＵ１５は読出回路１９によって最上位ビッ
トをチェックし、最上位ビットが“０”から°１２にな
り、次に°０”になった時点（Ａ点）で許可フラグ回路
１７をセットすると、その後にカウント値が°１２”に
なった時、前例の場合と同様に一致フラグ回路１４がセ
ットされる。
カウント値が′４５”の時は、カウント値に°１３”（
＝”４５”−°３２”）をセットし、許可フラグ回路１
７を０”にしてタイマをスタートさせる。ＣＰＵ１５は
読出回路１９によって最上位ビットをチェックし、最上
位ビットが０１、“１”、“０”、”１”と変わったこ
とを検出し、次の“０”になった時に許可フラグ回路１
７をセットする。その後カウント値が°１３”になった
時に一致フラグ回路１４がセットされる。
＝”４５”−°３２”）をセットし、許可フラグ回路１
７を０”にしてタイマをスタートさせる。ＣＰＵ１５は
読出回路１９によって最上位ビットをチェックし、最上
位ビットが０１、“１”、“０”、”１”と変わったこ
とを検出し、次の“０”になった時に許可フラグ回路１
７をセットする。その後カウント値が°１３”になった
時に一致フラグ回路１４がセットされる。
以上のように、タイマの語長より長いカウント値をカウ
ントする場合は、カウント値をそのタイマの語長で表現
できる数（本例では°１６”）で割り、その残りをレジ
スタ１２にセットすることによってカウンタ１１をスタ
ートさせ、そしてＣＰＵ１５で読出回路１９を用いてカ
ウンタ１１の最上位ビットをチェックし、そのビットの
変化の回数なＣＰＵ１．５でカウントし、カウントしな
ければならない値の最下位ビットから４ビツト目が０の
時は。
ントする場合は、カウント値をそのタイマの語長で表現
できる数（本例では°１６”）で割り、その残りをレジ
スタ１２にセットすることによってカウンタ１１をスタ
ートさせ、そしてＣＰＵ１５で読出回路１９を用いてカ
ウンタ１１の最上位ビットをチェックし、そのビットの
変化の回数なＣＰＵ１．５でカウントし、カウントしな
ければならない値の最下位ビットから４ビツト目が０の
時は。
前記の割算の商だけカウンタ１１の最上位ビットが＠１
°になった時、許可フラグ１７をセットし。
°になった時、許可フラグ１７をセットし。
カウントする値の最下位ビットから４ビツト目が′１”
の時は、前記の割算の藺に１を加えた数だけ回路 一−ｒノ カウンタ１１が０”になった時、許可フフグ１７を１゛
にセットすることによって、希望するカウント値を計数
することができる。
の時は、前記の割算の藺に１を加えた数だけ回路 一−ｒノ カウンタ１１が０”になった時、許可フフグ１７を１゛
にセットすることによって、希望するカウント値を計数
することができる。
このように、最上位ビットなＣＰＵ１５がカウントする
ことは、入力しているクロック信号はタイマ装置の語長
で表現できる数の分だけ分周されているので、ＣＰＵ１
５がカウンタ１１の最上位ビットをチェックする時間は
大きくなり、ＣＰＵｌ５の命令実行サイクルよりもかな
り小さい周期をもったクロックパルスでも精度よくカウ
ントすることができるといえる。
ことは、入力しているクロック信号はタイマ装置の語長
で表現できる数の分だけ分周されているので、ＣＰＵ１
５がカウンタ１１の最上位ビットをチェックする時間は
大きくなり、ＣＰＵｌ５の命令実行サイクルよりもかな
り小さい周期をもったクロックパルスでも精度よくカウ
ントすることができるといえる。
（発明の効果）
以上詳細に説明したとおり、本発明の装置によれば、前
述の構成をとることにより、比較的大きな値すなわち周
波数の高いパルスをカウントする場合でも、従来のよう
に処理能力の大きいハードウェアを用いたり、あるいは
割込み処理をしたり、プリスケーラを用いたりする必要
が無いので、ハードウェアを少なくしてかつ精度の良い
カウントを行うことができるという効果が得られる。
述の構成をとることにより、比較的大きな値すなわち周
波数の高いパルスをカウントする場合でも、従来のよう
に処理能力の大きいハードウェアを用いたり、あるいは
割込み処理をしたり、プリスケーラを用いたりする必要
が無いので、ハードウェアを少なくしてかつ精度の良い
カウントを行うことができるという効果が得られる。
第１図及び第２図は従来例のブロック図、第３図は本発
明の一実施例のブロック図、第４及び第５図は本発明の
一実施例の動作タイミングを示したタイミング図である
。 図において、１１・・・・・・カウンタ、１２・・・・
・・レジスタ、１３・・・・・・比較回路、１４・・・
・・・一致フラグ回路、１５・・・・・・ＣＰＵ （中
央制御処理装置）、１６・・・・・・データバス、１７
・・・・・・許可フラグ回路、１８・・・・・・ＡＮＤ
回路、１９・・・・・・読出回路。
明の一実施例のブロック図、第４及び第５図は本発明の
一実施例の動作タイミングを示したタイミング図である
。 図において、１１・・・・・・カウンタ、１２・・・・
・・レジスタ、１３・・・・・・比較回路、１４・・・
・・・一致フラグ回路、１５・・・・・・ＣＰＵ （中
央制御処理装置）、１６・・・・・・データバス、１７
・・・・・・許可フラグ回路、１８・・・・・・ＡＮＤ
回路、１９・・・・・・読出回路。
Claims (1)
- カウンタと該カウンタのカウント値を保持するレジスタ
と比較回路とよりなるデータ処理装置におけるタイマ装
置において、前記カウンタの少なくとも最上位ビットを
読み出すことのできる読出回路と、前記データ処理装置
の中央処理装置によってセット・リセット可能な許可フ
ラグ回路と、前記比較回路の出力と前記許可フラグ回路
の出力とにもとづいて制御される一致フラグ回路と、前
記許可フラグ回路がセットされているときに前記るとき
には前記比較回路の一致信号は前記一致フラグ回路をセ
ットしないように制御する制御回路とを含むことを特徴
とするタイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208866A JPS5999518A (ja) | 1982-11-29 | 1982-11-29 | タイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208866A JPS5999518A (ja) | 1982-11-29 | 1982-11-29 | タイマ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999518A true JPS5999518A (ja) | 1984-06-08 |
| JPH039486B2 JPH039486B2 (ja) | 1991-02-08 |
Family
ID=16563411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208866A Granted JPS5999518A (ja) | 1982-11-29 | 1982-11-29 | タイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999518A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123145A (en) * | 1976-04-09 | 1977-10-17 | Fujitsu Ltd | Time monitor system |
| JPS5668814A (en) * | 1979-11-09 | 1981-06-09 | Toshiba Corp | Computer system with clock control circuit |
-
1982
- 1982-11-29 JP JP57208866A patent/JPS5999518A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123145A (en) * | 1976-04-09 | 1977-10-17 | Fujitsu Ltd | Time monitor system |
| JPS5668814A (en) * | 1979-11-09 | 1981-06-09 | Toshiba Corp | Computer system with clock control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039486B2 (ja) | 1991-02-08 |
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