JPS5999927A - 制御整流器の保護方式 - Google Patents

制御整流器の保護方式

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JPS5999927A
JPS5999927A JP20784682A JP20784682A JPS5999927A JP S5999927 A JPS5999927 A JP S5999927A JP 20784682 A JP20784682 A JP 20784682A JP 20784682 A JP20784682 A JP 20784682A JP S5999927 A JPS5999927 A JP S5999927A
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JP
Japan
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circuit
current
rectifier
breaker
control
Prior art date
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Pending
Application number
JP20784682A
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English (en)
Inventor
青山 正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS5999927A publication Critical patent/JPS5999927A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、制御整流器の保護方式に係シ、特に時定数の
大きな誘導性負荷に適用する好適な制御整流め保護方式
に関する。
〔発明の技術的背景及び問題点〕
従来から制御整流素子に依υ構成されている制御整流器
は、アーム短絡、・母ルス欠相等の故障の場合、ダート
ブロック、ダートシフト、パイi4スペア等の保護方式
をとる事は知られている。
ここで、ダートブロックとは制御整流素子に与えられて
いる点弧パルスをブロックする事に依る保護連動である
。一方、ダートシフトとは制御点弧角を大きく遅らせて
、逆変換領域(点弧角90°〜180°)で運転し、直
流側のエネルギーを交流側に回生させる動作である。ま
た、バイノ(スペアとは、交流側の同一相に接続された
1対の制御整流素子を同時に通電させて、直流回路を短
絡させる保護動作である。なお、制御整流器の保護方式
としては、通常は故障種別に依シ、これらの動作を組み
合せて、ゲートシフトからダートプロ、り、バイパス−
67からダートプロ、り、瞬時ダートブロック等の保護
連動を行なわせ、最終的に交流側し中断器を開放する方
式が一般的である。
第1図は6相制御整流器の主回路結線図を示すもので、
同図中1は交流母線、2は交流しゃは 断器、36整流器用変圧器、4は前記整流器用変圧器の
出力を直流に変換する制御整流器、5は負荷、6は制御
整流器4の制御回路に対応する整流器制御回路、7は基
準値と検出値の差により電流制御あるいは電圧制御を行
い、整流器の点弧角を決定する制御回路、8け制御整流
器や整流器用変圧器等の故障を検出して保護連動を決定
する保護連11回路をそれぞれ示すものである。
かかる構成に於いて、通常動作時は負荷5に対して直流
電力が供給される訳であるが、制御整流器4にその出力
を正常に制御し得ない故障、例えばノ4ルス欠相等の故
障が発生した場合、バイパスペアやr−)シフトの保護
が行なえないので、従来、デートブロックからし中断器
開放の保護を行なっていた。ところで、このような保護
方式を時定数の大きな訪導性負荷を有する制御整流器に
適用すると、交流電流が零にならないうちに、しゃ断器
を開放することになゼ、(1秒程度電流が流れる場合が
ある)、シ中断器破壊の恐れがおる。また、ある値以上
の電流が流れているときに電流が切れると(シ中断器の
電流さい断)急峻なdi/dtによシ過電圧が発生し、
制御整流器4を構成する制御整流素子を破壊するという
不具合が発生する。
すなわち、整流器制御回路6に・ぐルス欠相が発生した
とすると、従来の保護方式に依ればダートプロ、りから
しゃ断器開放と保護連動を行う訳であるが、第1図に示
す如く、負荷5の時定数が大きい場合は直流電流の減衰
に長時間を要する為、直流電流が流れ続ける事になる。
この為、ダートブロックを行々うと、制御整流器4の出
力電圧は、正の電圧と負の電圧が周期的に発生するが、
平均値は零であるため、直流電流は負荷の時定数に従っ
て減衰し、長時間特定の2つのアームに流れ続ける事と
なる。このように、交流側に大きな直流電流が流れ続け
る場合は、交流しゃ断器2を開放しても電流しゃ断でき
ず、交流しゃ断器2の故障を招く事になる。
また、電流が零にならないうちに交流しゃ断器2を開放
すると、交流し中断器2が電流さい断を行なう場合があ
り、前述した如く、急峻な電流変化により、過電圧が整
流器用変圧器3の端子間、すなわち、制御整流素子の両
極間に生じることになる。この過電圧により制御整流素
子が破壊する等の不具合が発生する事となる。
〔発明の目的〕
本発明の目的は、上記従来技術の欠点を無くし、制御整
流装置が故障した場合、スムーズにこれを保護する事を
可能な制御整流器の保護方式を提供する事にある。
〔発明の概要〕
本発明は、前述の目的を達成するために、電流零検出回
路を設け、電流が零になったことを直接又は間接的に検
出して交流側し中断器を開放するようにしたものである
〔発明の実施例〕
第2図に本発明の一実施例であるブロック図を示す。第
2図は、従来の方法として説明した第1図に対して、交
流電流を検出するだめの変流器1ノと、変流器11の2
次電流が零となったことを検出する電流零検出回路12
、保護連動回路βと電流零検出回路12から出力される
5− 信号を論理積する論理積回路1,9を追加した構成とし
ている。
次に、前述構成から成る本発明の詳細な説明する。今、
整流器制御回路6にパルス欠相等の故障が発生したとす
ると、保護連動回路8に依ジグードブロックからしゃ断
器開放の保護連動が決定される。保護連動回路から出力
されるダートブロック信号により点弧/’Pルスはプロ
、りされても、直流電流は負荷の時定数に従って減衰す
るが、負荷のインダクタンスが大きい場合、長時間特定
の2つのアームに流れ続ける。次に、変流器11と電流
零検出回路12により、交流側の電流が零、あるいは、
し中断器を開放しても実害のない値以下になった事を検
出してロゾ、り信号”1″を出力する。その信号と、保
護連動回路8から出力されたロジック信号@1#が、論
理積回路13に入力され、その出力はロジック信号′1
″となシ、交流し中断器2に開放信号が入力され交流し
ゃ断器2が開放される。
以上のように、故障時、ダートブロックした6− 後に、交流電流が零、あるいはしゃ断器を開放しても実
害のない値以下になった事を条件にしゃ断器を開放する
と、しゃ断器の極間に長時間アークを発生し、しゃ断器
を破壊するという不具合は発生しない。又、電流が十分
小さくなっているので、制御整流素子には過電圧は発生
せず、スムーズに制御整流装置を保護できる。
なお、第2図の構成に於いて、電流零検出を整流器用変
圧器3の2次側にて実施しても同様効果を得られる。
第3図は本発明の更に他の実施例に係る制御整流装置の
ブロック図である。同図中、14は遅延回路、15は論
理和回路である。
前述構成に於いて、整流器制御回路6に・母ルス欠相等
の故障が発生したとすると、保護連動回路8に依Qゲー
トブロックからしゃ断器開放の保護連動が決定され、点
弧パルスはブロックされる。次に保護連動回路8からし
ゃ断器開放信号が論理積回路13と遅延回路14に入力
される。しゃ断器1の開放信号が遅延回路14に入力さ
れると、遅延回路14に於いて適宜設定された時間を経
過すると、遅延回路の出力はロジック”1#となる。そ
のしゃ断器開放信号は論理和回路15を経由して交流し
中断器2に入力される。
次に、変流器1ノと電流零検出回路にょシ、交流側の電
流が零、あるいは、しゃ断器を開放しても実害のない値
以下になった事を検出してロジック信号“1#は論理積
回路13に出方され、保護連動回路8から出力されたし
ゃ断器開放信号“1″との論理積によりその出力はロジ
ック信号11111となり、交流し中断器2に開放信号
が入力される。交流しゃ断器2は、遅延回路14と論理
積回路13の信号のうち時間的に早い信号により開放さ
れることになる。以上のような回路によシ第2図の場合
と同様な効果を得ると共に、制御整流装置の保誇がよシ
確実になる。
ちなみに、遅延回路14の設定遅延時間は最大故障電流
、定格電圧、直流リアクトルの値等により、制御整流器
の電流が零となるまでの時間に設定される事は勿論であ
る。
〔発明の効果〕
以上述べた如く、本発明に依れば、制御整流器に・平ル
ス欠相等の故障が発生した場合でも、制御整流器をデー
トブロックし、整流器用変圧器の1次側または2次側の
電流が零となったことを確認した後に交流しゃ断器を開
放するので、交流しゃ断器の破壊及び制御整流素子への
過電圧の発生を排した制御整流器の保護方式を得る事が
出来る。
【図面の簡単な説明】
第1図は6相制御整流器の主回路接続図、第2図は本発
明の一実施例に係る制御整流器のプロ、り図、第3図は
本発明の他の実施例に係る制御整流器のブロック図であ
る。 1・・・交流母線、2・・・交流しゃ断器、3・・・整
流器用変圧器、4・・・制御整流器、5・・・負荷、6
・・・整流器制御回路、7・・・制御回路、8・・・保
護連動回路、11・・・変流器、12・・・II電流零
検出回路13・・・論理積回路、14・・・遅延回路、
15・・・論9− 理和回路。 10−

Claims (1)

    【特許請求の範囲】
  1. 制御整流素子に依り構成された制御整流器に於いて、故
    障が発生した時に、制御整流器の電流が零になった事を
    直接又は時間経過による予測で判定し、交流しゃ断器を
    開放する事を特徴とする制御整流器の保護方式。
JP20784682A 1982-11-27 1982-11-27 制御整流器の保護方式 Pending JPS5999927A (ja)

Priority Applications (1)

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JP20784682A JPS5999927A (ja) 1982-11-27 1982-11-27 制御整流器の保護方式

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JPS5999927A true JPS5999927A (ja) 1984-06-08

Family

ID=16546491

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JP20784682A Pending JPS5999927A (ja) 1982-11-27 1982-11-27 制御整流器の保護方式

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