JPS60102004A - エミツタフオロワ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明はエミツタ７オロワ回路に関しｓ　ｑ′：ｆに入
力バイアス電流を小さくしたエミツタ７オロワ回路に関
する。

従来よη、入力バイアス電流を小さくするようにしたエ
ミッタフォロワ回路として纂ｌ薗に示す回路が広く使わ
れている。すなわち、第１のトランジスタ４と第２のト
ランジスタ５と全ダーリントン接続して、第１のトラン
ジスタ４のペースを入力端子ｌとし、第２のトランジス
タ５のエミッタを出力端子２とし、かかる出力端子２と
共通電位との間に負荷６ｆ：、接続し、トランジスタ４
，５の両コレクタを共通接続して電源端子３としてなり
、第１とＷＩ２のトランジスタ４，５會共にＮＰＮトラ
ンジスタとしたものである。

第１図に示した従来の回路においては、入力バイアス電
流ｉＢは となる。ここでｓ　’Ｏは負荷６に流れる出力’ＦＭ、
（ｔｉｔで６．０、βはトランジスタの電流増幅率であ
Ｖ。

β！、βり　はそれぞれ第１と第２のトランジスタ４．
５の電流増幅率である。

このように、第１図に示した従来の回路でｔｉ。

人力バイアス屯流ＩＢはほぼ出力電流ｌ。に対し。

トランジスタの゛を電流増幅率の２乗分の−となって、
人力バイアス電流が小さなエミッタフォロワ回路が実現
されていた。

しかしながら、＄１図の回路では入力端子ｌと出力端子
２０間にトランジスタのベース・エミッタ間電圧ＶＢＢ
ｋ２ヶ分要し、すなわち約１．４ｖの電圧が必要である
。このため１％に入力端子１の電位が低い場合には、第
１と第２のトランジスタのベース・エミッタ間電圧ＶＢ
Ｂｋ確保できず、かかる第１と第２のトランジスタがカ
ットオフしてしまい、出力波形が歪んでしまう欠点があ
った。

上記の欠点を改善した従来の回路として、第２図に示す
回路が使われていた。第２図の従来の回路においては、
ＮＰＮ型の第３のトランジスタ７とＰ　Ｎ　Ｐ型の第４
のトランジスタ８とを用いている。第３のトランジスタ
７のコレクタ電流第４のトランジスタ８のベースに接続
され、第３のトランジスタ７のエミッタを＠４のトラン
ジスタ８のコレクタに接続して、いわゆるインバーテツ
ドダーリントン接続とされている。第３のトランジスタ
７のベースは入力端子１に、第４のトランジスタ８のエ
ミッタは電源端子３ｖｃそれぞれ接続され。

第３のトランジスタ７のエミッタと第４のトランジスタ
８のコレクタの接続点は出方端子２に接続されている。

出力”：Ｉｌｉ子２と共通電位との間に負荷６が接続さ
れている。

第２図の従来の回路においては％第４のトランジスタ８
のベース１Ｌ流が第３のトランジスタ７のコレクタ電流
となるために、人力バイアスＮ流：ＩＢ′は となる。ここでβ３は第３のトランジスタ７の電流増幅
率であり、β４ｔよ第４のトランジスタ８の電流増幅率
である。

すなわち、第２図に示した従来の回路においても、入力
バイアス［６ｉＥはほぼ出力電流に対しトランジスタの
電流増幅率の２乗分の−となって入力バイアス電流が小
さなエミツタ７オロワ回路が実現されている。しかも、
入力端子ｌと出力端子２の間には第３のトランジスタ７
のベース・エミッタ間電圧のみしか安ぜず、つまり約０
．７ｖですむため、入力端子１の電位が低下した場合で
も第１図ＶＣｍした従来の回路に対して改善された特性
が得られていた。

しかしながら、第２図に示した従来の回路全半導体集積
回路化しようとした場合には、大きな出力電流の大部分
がＰＮＰ型の第４のトランジスタから供給されることに
なり、半導体集積回路においては比較的大きなコレクタ
電流金得るためのＰＮＰトランジスタは、ＮＰＮ）ラン
ジスタ全用いた場合に較べ１０倍程度の面積ｔ−ｉする
。この結果、半導体集積回路チップの面積が大きくなっ
てしまい経済的な損失が大である。

不発明の目的は、入力端子と出力端子との間に要する′
電圧も入力バイアス電流も小さく、シかも大きな出力電
流が比較的占有面積を小さくして得られるエミッタフォ
ロワ回路を提供するものである。本発明によるエミツタ
７オロワ回路を第３図に示す。

第３図に示した回路においては、ＮＰＮ型の第５のトラ
ンジスタ９のベースを入力端子１とし。

そのエミッタを出力端子２とし、出力端子２と共通電位
との間に負荷６が接続されている。８１！５のトランジ
スタのコレクタにはＮ　Ｐ　Ｎ型の第６のトランジスタ
１０のエミッタが接続され、そのコレクタは゛電源端子
３に接続されている。さらに、第６のトランジスタ１０
０ペースに、ＰＮＰ型の第７のトランジスタ１１と第８
のトランジスタ１２とで構成されるカレントミラー回路
の入力端が接続され、このカレントミラー回路の出力端
は前記入力端子ｌｖｃｗ絖されている。

この回路構成において、出力電流Ｉ。は第５のトランジ
スタ９のエミッタ電流として与えられ。

第５のトランジスタ９のベース電流：　ｌｎｓはここで
、β５ｔまトランジスタ９ＯＮＩＬ流増幅率である。ま
た、第５のトランジスタ９のコレクタ電流ｔｃｓは となる。

一方、第６のトランジスタ１０のエミッタには第５のト
ランジスタ９のコレクタ電流ＩＣ５と同じ電流が流れる
ために、第６のトランジスタ１゜のベース電流：ＩＢ６
は となる。ここで、β６は第６のトランジスタ１０の電流
増幅率である。

第３図の回路全半尋体集積回路化した場合、第５と第６
のトランジスタ９，１０の電流増幅率β５゜β６はほぼ
等しくな一す、これをβとすると、β＝β５＝β６　・
・・・・・・・　（６）となる。したがって、（６）式
を用いると（５）式はとなる。第６のトランジスタ１０
のベース’ｔ４ｆｆｌｔＬＢ６は第７と第８のトランジ
スタ１１，１２１ｔいたカレントミラー回路を介して入
力端子１に供給される。カレントミラー回路の入力端子
と出力電流の比を１＝１に設定すると、カレントミラー
回路の出力電流はトランジスタ９０ベースバ（７スを流
として供給されるから、入力端子１から供給される人力
バイアス゛ｌ１ｌＤ１ｔ　Ｉ　Ｂ“は、１Ｂ“＝ｌＢ５
−ＩＢ６ Ｏ −β２　“−°゛°−（８） となる。つまり５人力バイアス′電流は出力電流に対シ
、トランジスタ９，１０の電流増幅率の積分の−となっ
て、第１図及び第２図に示した従来の回路同様に人力バ
イアス電流が小さくなる。しかも入力端子１と出力？ｊ
ａ子２０間にはトランジスタのベース・エミッタ間電圧
ＶＢｌ＋が１ヶ分しか要せず、すなわら約０．７■です
むため、入力端子１の電位が低下した場合でも、出力波
形の歪みが起りにくい。さらにまた、大きな出力電流が
流れる第５と第６のトランジスタ９．ｌＯは共にＮＰＮ
トランジスタで構成されておシ、半導体集ＪｊＩ　Ｉｇ
回路化した場合に半導体チップの面積を小さくすること
ができるものである。

第３図に示した不発明の回路では、カレントミラー回路
として第７と第８のトランジスタ１１゜１２’ｋＰＮＰ
）ランジスタを用いて、かかる第７と第８のトランジス
タ１１．１２のエミッタ、ベース全それぞれ共通接続し
、第７のトランジスタ１１のコレクタとベースを接続し
て入力端とし、第８のトランジスタ１２のコレクタ全出
力端として構成されたカレントミラー回路を用いたが、
不発明の主旨からして他の公知のカレントミラー回路を
用いても不発明を冥現することができ、また、第３図に
おいてはカレントミラー回路の７Ｌ源端。

すなわち第７と第８のトランジスタ１１．１２のエミッ
タ共通をエミッタフォロワ回路としての電源端子３に接
続したが、これは他の電圧ａを用いて、カレントミラー
回路の電源端を前記′畦圧徐に接続しても何ら問題はな
い。

【図面の簡単な説明】

第１、図と第２図は従来のエミッタフォロワ回路を示す
回路図、第３図は不発明の一笑施しＵによるエミ、り７
オロワ回路盆示す回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・ｆｔ、：　諒端子、６・・・・・・負荷、４
．５．７，８，９，１０゜１１．１２・・・・・・トラ
ンジスタ。 Ｘ７　図 わ　Ｚ　図 Ｚ　３　ｔンＩ

Claims (1)

【特許請求の範囲】
1. 直列接続された第１および第２のトランジスタと、該第
   ２のトランジスタのペースに入力端が接続され出力端が
   前記第１のトランジスタのペースに接続されたカレント
   ミラー回路とを有し、前記第１のトランジスタのエミッ
   タから出力を得ること全特徴とするエミツタ７オロワ回
   路。