JPS60103638A - 半導体論理集積装置 - Google Patents
半導体論理集積装置Info
- Publication number
- JPS60103638A JPS60103638A JP58211782A JP21178283A JPS60103638A JP S60103638 A JPS60103638 A JP S60103638A JP 58211782 A JP58211782 A JP 58211782A JP 21178283 A JP21178283 A JP 21178283A JP S60103638 A JPS60103638 A JP S60103638A
- Authority
- JP
- Japan
- Prior art keywords
- circuit section
- circuit
- oscillation
- logic integrated
- integrated device
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明屯半導体論理集積装置に関し、特にスキャン・バ
ス方式全採用した半導体論理集積装置に関する。最近の
半導体論理集積装置は、微細加工技術等の製造技術の進
歩と、ＣＡＤツールの発達による設計工数上の制限の解
消によシ、その論理規模が、ますます増大し、複雑な論
理全実現するようになってきている。一般に論理規模が
大きくなればなるほど、半導体論理集積装置に取シ込ま
れる順序回路はその数が増大し、その状態を設定するの
に、非常に多くの入力信号の組合せ（入カバターン）を
要する。また、この順序回路はその内部状態全確認する
にも多大な入カバターンが必要となる。入カバターン数
の増大は、その作成に多大な工数全装するとともに、そ
の論理集積回路の機能試験全行うのに、発生可能なテス
ト・ベクトル数の大きな、高価なＬＳＩテスター金必要
とし、大規模論理集積回路を設計開発するに際し、機能
試験音ど′のように行うかが、その開発工数に多大な影
響金与えるようになってきている。
ス方式全採用した半導体論理集積装置に関する。最近の
半導体論理集積装置は、微細加工技術等の製造技術の進
歩と、ＣＡＤツールの発達による設計工数上の制限の解
消によシ、その論理規模が、ますます増大し、複雑な論
理全実現するようになってきている。一般に論理規模が
大きくなればなるほど、半導体論理集積装置に取シ込ま
れる順序回路はその数が増大し、その状態を設定するの
に、非常に多くの入力信号の組合せ（入カバターン）を
要する。また、この順序回路はその内部状態全確認する
にも多大な入カバターンが必要となる。入カバターン数
の増大は、その作成に多大な工数全装するとともに、そ
の論理集積回路の機能試験全行うのに、発生可能なテス
ト・ベクトル数の大きな、高価なＬＳＩテスター金必要
とし、大規模論理集積回路を設計開発するに際し、機能
試験音ど′のように行うかが、その開発工数に多大な影
響金与えるようになってきている。
たとえば、半導体論理集積装置は第１図に示すように単
純な１組合せ回路部１０２とスキャン・バス構成順序回
路部１０１ とにより構成されている。このスキャンバ
ス構成順序回路部１０１ は、更に切換スイッチ１０３
と順序回路１０４とから成シ、シフト制御端子１０５か
らの制御信号によシ、切換スイッチ１０３ を作動させ
スキャン・バス全構成するか、通常の論理回路全構成す
るか全選択する。
純な１組合せ回路部１０２とスキャン・バス構成順序回
路部１０１ とにより構成されている。このスキャンバ
ス構成順序回路部１０１ は、更に切換スイッチ１０３
と順序回路１０４とから成シ、シフト制御端子１０５か
らの制御信号によシ、切換スイッチ１０３ を作動させ
スキャン・バス全構成するか、通常の論理回路全構成す
るか全選択する。
この半導体論理集積装置は通常動作時に、チップと外部
との信号の受渡しが端子１０９，１１０および１１１で
行われ、スキャン・バス構成時には。
との信号の受渡しが端子１０９，１１０および１１１で
行われ、スキャン・バス構成時には。
クロック端子１０７からのクロック信号によシ。
シフト・入力端子（ＳＩＮ）１０６から、信号を１ピツ
トづつ、内部の順序回路１０４に取入れ、内部状態全設
定する。また、シフト・出力端子（ＳＯＴ ）１０８か
ら、クロック端子１０７のクロック信号によ〕１ピツト
づつ、順序回路１０４の内部状態が読み出される。
トづつ、内部の順序回路１０４に取入れ、内部状態全設
定する。また、シフト・出力端子（ＳＯＴ ）１０８か
ら、クロック端子１０７のクロック信号によ〕１ピツト
づつ、順序回路１０４の内部状態が読み出される。
この従来の半導体論理集積装置はクロック端子１０７か
らのクロック信号１パルスにつき、１ピツトだけしかシ
フトしないので、順序回路の数が、Ｎ個であるとすると
、任意の順序回路の状態を設定するのに最悪Ｎ個のクロ
ック・パルスを必要とし、これ全高価なＬＳＩテスター
全使用せずに行えば、非常に繁雑な操作となり、装置自
身の規模が、大きくなり、スキャン・バスのピット数Ｎ
が。
らのクロック信号１パルスにつき、１ピツトだけしかシ
フトしないので、順序回路の数が、Ｎ個であるとすると
、任意の順序回路の状態を設定するのに最悪Ｎ個のクロ
ック・パルスを必要とし、これ全高価なＬＳＩテスター
全使用せずに行えば、非常に繁雑な操作となり、装置自
身の規模が、大きくなり、スキャン・バスのピット数Ｎ
が。
増加すれば、するだけ、繁雑になる。
このように半導体論理集積装置は内部の順序回路？ある
制御信号により、組合せ回路から切離し。
制御信号により、組合せ回路から切離し。
内部に含まれる全ての順序回路全一連のシフト・レジス
ターとして動作させる径路（スキャン・バス）を構成し
、論理集積回路の順序回路の状態を外部からのシリアル
信号の入力により自由に設定でき、また順序回路に設定
された状態も、このスキャン・バスを用いシリアル信号
の出力として外部に、取シ出せるようにしたが、半導体
論理集積装置の内部状態が自由自在に設定できると残シ
の組合せ回路の試験をするのにも、簡単なアルゴリズム
によシ、入力信号の組合せを考えるだけですむので、計
算機によるテスト・パターンの自動作成が可能となシ、
大幅な、論理集積回路開発工数の削減となる。
ターとして動作させる径路（スキャン・バス）を構成し
、論理集積回路の順序回路の状態を外部からのシリアル
信号の入力により自由に設定でき、また順序回路に設定
された状態も、このスキャン・バスを用いシリアル信号
の出力として外部に、取シ出せるようにしたが、半導体
論理集積装置の内部状態が自由自在に設定できると残シ
の組合せ回路の試験をするのにも、簡単なアルゴリズム
によシ、入力信号の組合せを考えるだけですむので、計
算機によるテスト・パターンの自動作成が可能となシ、
大幅な、論理集積回路開発工数の削減となる。
しかし、従来の半導体論理集積装置の回路構成に、この
スキャン・バス全導入しても、論理集積回路の機能試験
において、高価なＬＳＩテスター全使用するか、または
繁雑な、操作を行いシリアル入力信号音、論理集積回路
の内部に送出し、さらに％論理集積回路の内部状態音読
み出すときにも、繁雑な操作を要し、また、この操作は
、論理集積回路の規模が大きくな勺、内部の順序回路の
数が増し、スキャン・バスのピット数がふえれば、ふえ
るほど、繁雑さが増すことになる等の欠点を有していた
。
スキャン・バス全導入しても、論理集積回路の機能試験
において、高価なＬＳＩテスター全使用するか、または
繁雑な、操作を行いシリアル入力信号音、論理集積回路
の内部に送出し、さらに％論理集積回路の内部状態音読
み出すときにも、繁雑な操作を要し、また、この操作は
、論理集積回路の規模が大きくな勺、内部の順序回路の
数が増し、スキャン・バスのピット数がふえれば、ふえ
るほど、繁雑さが増すことになる等の欠点を有していた
。
本発明の目的は、従来の半導体論理集積装置の欠点上解
消すると共に大規模論理集積回路の内部状態全設定し、
機能試験全容易ならしめる半導体論理集積装置を提供す
ることにある。
消すると共に大規模論理集積回路の内部状態全設定し、
機能試験全容易ならしめる半導体論理集積装置を提供す
ることにある。
更に本発明の目的は、論理集積回路において、スキャン
・バス全構成し、さらに、該スキャン・バスのピット数
だけのパルス列を発生する発振器をチップ内に形成して
、機能試験全容易にした、半導体論理集積装置を提供す
ることにある。
・バス全構成し、さらに、該スキャン・バスのピット数
だけのパルス列を発生する発振器をチップ内に形成して
、機能試験全容易にした、半導体論理集積装置を提供す
ることにある。
本発明によれば、組合せ回路および順序回路部金有する
半導体論理集積装置において、順序回路部の全てが、一
連のシフト・レジスタとして作動する経路（スキャン・
バス）を設けるとともに。
半導体論理集積装置において、順序回路部の全てが、一
連のシフト・レジスタとして作動する経路（スキャン・
バス）を設けるとともに。
５−
前記スキャン・バスのピット数だけのパルス列全発生す
る発振回路部金膜けたこと全特徴とする半導体論理集積
装置が得られる。
る発振回路部金膜けたこと全特徴とする半導体論理集積
装置が得られる。
次に本発明の実施例について図面金診照して説明する。
ｗｃ２図は本発明の一実施例の半導体論理集積装置を示
す。第２図におｈて、本実施例は組合せ回路部２０１と
、該組合せ回路部２０１に接続され、一連のシフト・レ
ジスタ全構成する順序回路２０２と、該順序回路２０２
に接続され、パルス列全発生する発振回路部２０３と全
含む。
す。第２図におｈて、本実施例は組合せ回路部２０１と
、該組合せ回路部２０１に接続され、一連のシフト・レ
ジスタ全構成する順序回路２０２と、該順序回路２０２
に接続され、パルス列全発生する発振回路部２０３と全
含む。
組合せ回路部２０１は第１図の組合せ回路１０２に相当
し、順序回路部２０２１”を第１図の順序回路部１０１
に相当する。順序回路部２０２はスキャンパ構成で、一
連のシフトレジスタとしての機能を有しておシ、かつシ
フト入力端子２０４およびシフト出力端子２０５を有し
ている。
し、順序回路部２０２１”を第１図の順序回路部１０１
に相当する。順序回路部２０２はスキャンパ構成で、一
連のシフトレジスタとしての機能を有しておシ、かつシ
フト入力端子２０４およびシフト出力端子２０５を有し
ている。
発振回路部２０３はスキャン・バスのピット数だけのパ
ルス列を発生する発振器で５発振制御信号２０６によ）
、通常の発振器として作動し、か６− つチップのクロック信号としても作動する。更に、この
発振回路部２０３は発振開始指示端子２０７からの１つ
のパルス信号により、スキャン・バスのピット数だけの
パルス列全発生し、このパルス列全、スキャン・バスの
クロックとして入力することによシ、順序回路の全ピッ
トの状態の設定及び読出しができる。即ち、スキャン・
バス構成順序回路部２０２は、ただ１つのパルス信号に
よシ、任意に設定及び状態の読出しができるようになシ
、繁雑な操作を必要としなくなる。
ルス列を発生する発振器で５発振制御信号２０６によ）
、通常の発振器として作動し、か６− つチップのクロック信号としても作動する。更に、この
発振回路部２０３は発振開始指示端子２０７からの１つ
のパルス信号により、スキャン・バスのピット数だけの
パルス列全発生し、このパルス列全、スキャン・バスの
クロックとして入力することによシ、順序回路の全ピッ
トの状態の設定及び読出しができる。即ち、スキャン・
バス構成順序回路部２０２は、ただ１つのパルス信号に
よシ、任意に設定及び状態の読出しができるようになシ
、繁雑な操作を必要としなくなる。
汀３図は本実施例に用いる発振回路部の具体的な構成例
全示し、第４図は、第３図の発振器の動作上水すタイミ
ング・チャートラ示す。第３図および第４図において、
この発振回路部２０３はゲート回路およびインバータ回
路等で構成され、発振制御端子に接続される発振器３０
１ と、複数の７リツプフロツプで構成され前記発振器
３０１１ｃ接続されるカウンタ３０２と、発振制御開始
端子２０７に接続され、前記カウンタ３０２を作動せし
めるフリップ７０ツブ３０６と、発振出力信号全送出す
るアンド回路３１１ と會有する。
全示し、第４図は、第３図の発振器の動作上水すタイミ
ング・チャートラ示す。第３図および第４図において、
この発振回路部２０３はゲート回路およびインバータ回
路等で構成され、発振制御端子に接続される発振器３０
１ と、複数の７リツプフロツプで構成され前記発振器
３０１１ｃ接続されるカウンタ３０２と、発振制御開始
端子２０７に接続され、前記カウンタ３０２を作動せし
めるフリップ７０ツブ３０６と、発振出力信号全送出す
るアンド回路３１１ と會有する。
発振器３０１は出力端子がアンド回路３１１およびイン
バータ回路３１２に接続され、アンド回路３１１の出力
端子は発振出力端子２０８に接続され−〔いる。インバ
ータ回路３１２はカウンタ３０２の入力側にあるフリッ
プフロップおよびアンド回路３１３の一端に接続されて
いる。
バータ回路３１２に接続され、アンド回路３１１の出力
端子は発振出力端子２０８に接続され−〔いる。インバ
ータ回路３１２はカウンタ３０２の入力側にあるフリッ
プフロップおよびアンド回路３１３の一端に接続されて
いる。
カウンタ３０２は各フリップフロップの出力がナンド回
路３２］に接続されており、その出力がアンド回路３１
３および発振器３０１のオア回路３１５に接続されてい
る。アンド回路３１３の出力はフリップフロップ３０６
のＲ端子に接続されている。
路３２］に接続されており、その出力がアンド回路３１
３および発振器３０１のオア回路３１５に接続されてい
る。アンド回路３１３の出力はフリップフロップ３０６
のＲ端子に接続されている。
フリップフロップ３ｏ６ｈＱ出力端子がインバータ回路
３１４葡介してアンド回路３１１に接続されている。
３１４葡介してアンド回路３１１に接続されている。
次に発振制御端子２０６に信号ｌ１１″が入力されると
５発振器３０１は無条件に発振全行い、チップのクロッ
クとして機能する。この発振器３０１は振制御端子２０
６の信号がＩＩ □ ＩＩのときに、発振開始指示端子
（ＣＫＳＴ）２０７に第４図に示すようなパルスａが１
つ入力されることにより、フリップ・フロップ３０６の
Ｑ出力信号すが１１になり、カウンター３０２が、初期
化される。このカウンター３０２が初期化されると、カ
ウンタ３０２の出力信号Ｃが１１″になり、発振器３０
１の発振が開始する。発振が開始されると、フリップ・
フロップ３０６はリセットされ、カウンター３０２の初
期化信号が解除され、発振器の発振出力に従い、カウン
ター３０２が、カウント動作全開始し、カウンター３０
２を構成する全フリップ・フロップのＱ出力信号がｌｌ
ｌ″になると、ナンド回路３２１の出力信号Ｃが１０
Ｉｔになシ、発振器３０１が停止する。すなわちカウン
ター３０２は各７リツプ・フロップのセット・リセット
を適当に組合せて初期化することにより、任意のＮ個の
パルス列全発生することができる。
５発振器３０１は無条件に発振全行い、チップのクロッ
クとして機能する。この発振器３０１は振制御端子２０
６の信号がＩＩ □ ＩＩのときに、発振開始指示端子
（ＣＫＳＴ）２０７に第４図に示すようなパルスａが１
つ入力されることにより、フリップ・フロップ３０６の
Ｑ出力信号すが１１になり、カウンター３０２が、初期
化される。このカウンター３０２が初期化されると、カ
ウンタ３０２の出力信号Ｃが１１″になり、発振器３０
１の発振が開始する。発振が開始されると、フリップ・
フロップ３０６はリセットされ、カウンター３０２の初
期化信号が解除され、発振器の発振出力に従い、カウン
ター３０２が、カウント動作全開始し、カウンター３０
２を構成する全フリップ・フロップのＱ出力信号がｌｌ
ｌ″になると、ナンド回路３２１の出力信号Ｃが１０
Ｉｔになシ、発振器３０１が停止する。すなわちカウン
ター３０２は各７リツプ・フロップのセット・リセット
を適当に組合せて初期化することにより、任意のＮ個の
パルス列全発生することができる。
したがって、発振器３０１はパルスｅｖｉ−所望の数音
アンド回路３１１から送出することかできる。
アンド回路３１１から送出することかできる。
次に、第５図上参照して５本実施例の半導体装 ａ −
理集積装置全説明する。第５図において、本実施例の半
導体装置２００は、内部状態設定用シフト・レジスター
５２０と、内部状態読出し用シフト・レジスター５３０
とに接続される。この半導体装置の機能試験を実施する
には、まず、内部状態設定用シフト・レジスター５２０
の各ビットのデータ入力端子５２１に簡単な切換えスイ
ッチ等によりｌ＋０１または、′１”全設定し、内部状
態設定用シフト・レジスター５２０ Ｋパラレル・ロー
ドを行う。
導体装置２００は、内部状態設定用シフト・レジスター
５２０と、内部状態読出し用シフト・レジスター５３０
とに接続される。この半導体装置の機能試験を実施する
には、まず、内部状態設定用シフト・レジスター５２０
の各ビットのデータ入力端子５２１に簡単な切換えスイ
ッチ等によりｌ＋０１または、′１”全設定し、内部状
態設定用シフト・レジスター５２０ Ｋパラレル・ロー
ドを行う。
次に、この半導体論理集積装置２００は発振開始指示端
子（ＣＫＳＴ）に、パルス全１つ入力することによシ、
内部状態設定用シフト・レジスター５２０の状態が、シ
フト入力端子（ＳＩＮ）から、に書込まれ、所望の内部
状態に設定する。内部状態設定後は、他の入力端子の入
力信号に対する出力端子の出力信号を確認し、次に５発
振開始指示端子（ＣＫＳＴ’）に、次のパルス全１つ入
力することによシ、内部状態読出し用シフト・レジスタ
ー５３０に、シフト出力端子（８０Ｔ）から、内部−１
〇 − 状態が読出される。
子（ＣＫＳＴ）に、パルス全１つ入力することによシ、
内部状態設定用シフト・レジスター５２０の状態が、シ
フト入力端子（ＳＩＮ）から、に書込まれ、所望の内部
状態に設定する。内部状態設定後は、他の入力端子の入
力信号に対する出力端子の出力信号を確認し、次に５発
振開始指示端子（ＣＫＳＴ’）に、次のパルス全１つ入
力することによシ、内部状態読出し用シフト・レジスタ
ー５３０に、シフト出力端子（８０Ｔ）から、内部−１
〇 − 状態が読出される。
内部状態読出し用シフト・レジスター５０３は各７リツ
プ・７０ツブのＱ出力にＬＥＤ等の簡単な表示装置全取
付ければ容易に内部状態の確認が、行なえる。
プ・７０ツブのＱ出力にＬＥＤ等の簡単な表示装置全取
付ければ容易に内部状態の確認が、行なえる。
本実施例においてはこうした一連の操作７行うことによ
り、複雑な論理回路の機能試験が簡単に行え、かつ、内
部状態設定用シフト・レジスター５２０と内部状態読出
し用のシフト・レジスター５３０ ’に１つのシフト・
レジスターで行うことができる。つま）、本半導体論理
集積装置はシフト出力端子（ＳＯＴ）からの出力信号全
シフト・レジスター５２０のシリアル入力にすると、読
出された内部状態を次の発振開始信号によシ、そのまま
半導体論理集積装置に戻すことが、可能になる。
り、複雑な論理回路の機能試験が簡単に行え、かつ、内
部状態設定用シフト・レジスター５２０と内部状態読出
し用のシフト・レジスター５３０ ’に１つのシフト・
レジスターで行うことができる。つま）、本半導体論理
集積装置はシフト出力端子（ＳＯＴ）からの出力信号全
シフト・レジスター５２０のシリアル入力にすると、読
出された内部状態を次の発振開始信号によシ、そのまま
半導体論理集積装置に戻すことが、可能になる。
本発明は以上説明したように複雑な論理集積回路に対し
て高価なＬＳＩテスター金使用しなくても、容易に機能
試験を行えることで、今日、ますます、論理集積回路が
大規模化するなかで、非常に顕著なものとなシ、また。
て高価なＬＳＩテスター金使用しなくても、容易に機能
試験を行えることで、今日、ますます、論理集積回路が
大規模化するなかで、非常に顕著なものとなシ、また。
スキャン・バスのピット敷金、チップ内で自動的に発生
するパルス列によってシフトさせるので、シフト回数の
誤りによるスキャン・バスの状態設定ミスが解消される
効果が得られる。
するパルス列によってシフトさせるので、シフト回数の
誤りによるスキャン・バスの状態設定ミスが解消される
効果が得られる。
第１図は、従来のスキャン・バス金持った論理集積回路
を示す図、第２図は５本発明の実施例である半導体論理
集積装置上水す図、第３図は、本発明の実施例に使用し
た、スキャン・バスのビット数たのパルス列全発生する
発振器を示す図、第４図は、第３図の発振器の動作を表
わす、タイミング・チャート金示す図、第５図は２本発
明の実施例である半導体論理集積装置全適用した例を示
す図である。 １０１・・・・・・スキャン・バス構成順序回路部、１
０２・・・・・・組合せ回路部、１０３・・・・・・切
換スイッチ、１０４・・・・・・順序回路、１０５・・
・・・・シフト制御端子、１０６・・・・・・シフト入
力端子、１０７・・・・・・クロック入力端子、１０８
・・・・・・シフト出力端子。 １０９・１１０−１１１ ・・・・・・入力または、出
力端子、２００・・・・・・半導体論理集積装置、２０
１・・・・・・組合せ回路部、２０２・・・・・・スキ
ャン・バス構成順序回路部、２０３・・・・・・発振回
路部、２０４・・・・・・シフト入力端子、２０５・・
・・・・シフト出力端子、２０６・・・・・・発振制御
端子、２０７・・・・・・発振開始指示端子、２０８・
・・・・・発振出力端子、３０１ ・・・・・・発振器
。 ３０２・・・・・・カウンター、３０６・・・・・・カ
ウンター初期化制御フリップ・フロップ、４０１〜４０
５ ・・・・・・信号波形、５２０・・・・・・内部状
態設定用シフト・レジスター、５２１・・・・・・デー
タ入力端子、５３０・・・・・・内部状態読出し用シフ
ト・レジスター、５３１・・・・・・データ出力端子。 １３−
を示す図、第２図は５本発明の実施例である半導体論理
集積装置上水す図、第３図は、本発明の実施例に使用し
た、スキャン・バスのビット数たのパルス列全発生する
発振器を示す図、第４図は、第３図の発振器の動作を表
わす、タイミング・チャート金示す図、第５図は２本発
明の実施例である半導体論理集積装置全適用した例を示
す図である。 １０１・・・・・・スキャン・バス構成順序回路部、１
０２・・・・・・組合せ回路部、１０３・・・・・・切
換スイッチ、１０４・・・・・・順序回路、１０５・・
・・・・シフト制御端子、１０６・・・・・・シフト入
力端子、１０７・・・・・・クロック入力端子、１０８
・・・・・・シフト出力端子。 １０９・１１０−１１１ ・・・・・・入力または、出
力端子、２００・・・・・・半導体論理集積装置、２０
１・・・・・・組合せ回路部、２０２・・・・・・スキ
ャン・バス構成順序回路部、２０３・・・・・・発振回
路部、２０４・・・・・・シフト入力端子、２０５・・
・・・・シフト出力端子、２０６・・・・・・発振制御
端子、２０７・・・・・・発振開始指示端子、２０８・
・・・・・発振出力端子、３０１ ・・・・・・発振器
。 ３０２・・・・・・カウンター、３０６・・・・・・カ
ウンター初期化制御フリップ・フロップ、４０１〜４０
５ ・・・・・・信号波形、５２０・・・・・・内部状
態設定用シフト・レジスター、５２１・・・・・・デー
タ入力端子、５３０・・・・・・内部状態読出し用シフ
ト・レジスター、５３１・・・・・・データ出力端子。 １３−
Claims (1)
- 組合せ回路部および順序回路部金有する半導体論理集積
装置において、順序回路部の全てが、一連のシフト・レ
ジスタとして作動するスキャン・バス全役けるとともに
、前記スキャン・ノ（スのビット数だけのパルス列を発
生する発振回路部を設けたこと全特徴とする半導体論理
集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211782A JPS60103638A (ja) | 1983-11-11 | 1983-11-11 | 半導体論理集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211782A JPS60103638A (ja) | 1983-11-11 | 1983-11-11 | 半導体論理集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103638A true JPS60103638A (ja) | 1985-06-07 |
| JPS647507B2 JPS647507B2 (ja) | 1989-02-09 |
Family
ID=16611506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211782A Granted JPS60103638A (ja) | 1983-11-11 | 1983-11-11 | 半導体論理集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103638A (ja) |
-
1983
- 1983-11-11 JP JP58211782A patent/JPS60103638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647507B2 (ja) | 1989-02-09 |
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