JPS647507B2

JPS647507B2 -

Info

Publication number: JPS647507B2
Application number: JP58211782A
Authority: JP
Inventors: Masakazu Kaga
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-11-11
Filing date: 1983-11-11
Publication date: 1989-02-09
Also published as: JPS60103638A

Description

【発明の詳細な説明】本発明は、半導体論理集積装置に関し、特にス
キヤン・パス方式を採用した半導体論理集積装置
に関する。最近の半導体論理集積装置は、微細加
工技術等の製造技術の進歩と、CADツールの発
達による設計工数上の制限の解消により、その論
理規模が、ますます増大し、複雑な論理を実現す
るようになつてきている。一般に論理規模が大き
くなればなるほど、半導体論理集積装置に取り込
まれる順序回路はその数が増大し、その状態を設
定するのに、非常にに多くの入力信号の組合せ
（入力パターン）を要する。また、この順序回路
はその内部状態を確認するにも多大な入力パター
ンが必要となる。入力パターン数の増大は、その
作成に多大な工数を要するとともに、その論理集
積回路の機能試験を行うのに、発生可能なテス
ト・ベクトル数の大きな、高価なLSIテスターを
必要とし、大規模論理集積回路を設計開発するに
際し、機能試験をどのように行うかが、その開発
工数に多大な影響を与えるようになつてきてい
る。

たとえば、半導体論理集積装置は第１図に示す
ように単純な、組合せ回路部１０２とスキヤン・
パス構成順序回路部１０１とにより構成されてい
る。このスキヤンパス構成順序回路部１０１は、
更に切換スイツチ１０３と順序回路１０４とから
成り、シフト制御端子１０５からの制御信号によ
り、切換スイツチ１０３を作動させスキヤン・パ
スを構成するか、通常の論理回路を構成するかを
選択する。

この半導体論理集積装置は通常動作時に、チツ
プと外部との信号の受渡しが端子１０９，１１０
および１１１で行われ、スキヤン・パス構成時に
は、クロツク端子１０７からのクロツク信号によ
り、シフト・入力端子（SIN）１０６から、信号
を１ビツトづつ、内部の順序回路１０４に取入
れ、内部状態を設定する。また、シフト・出力端
子（SOT）１０８から、クロツク端子１０７の
クロツク信号により１ビツトづつ、順序回路１０
４の内部状態が読み出される。

この従来の半導体論理集積装置はクロツク端子
１０７からのクロツク信号１パルスにつき、１ビ
ツトだけしかシフトしないので、順序回路の数
が、Ｎ個であるとすると、任意の順序回路の状態
を設定するのに最悪Ｎ個のクロツク・パルスを必
要とし、これを高価なLSIテスターを使用せずに
行えば、非常に繁雑な操作となり、装置自身の規
模が、大きくなり、スキヤン・パスのビツト数Ｎ
が、増加すれば、するだけ、繁雑になる。

このように半導体論理集積装置は内部の順序回
路をある制御信号により、組合せ回路から切離
し、内部に含まれる全ての順序回路を一連のシフ
ト・レジスターとして動作させる径路（スキヤ
ン・パス）を構成し、論理集積回路の順序回路の
状態を外部からのシリアル信号の入力により自由
に設定でき、また順序回路に設定された状態も、
このスキヤン・パスを用いシリアル信号の出力と
して外部に、取り出せるようにしたが、半導体論
理集積装置の内部状態が自由自在に設定できると
残りの組合せ回路の試験をするにも、簡単なアル
ゴリズムにより、入力信号の組合せを考えるだけ
ですむので、計算機によるテスト・パターンの自
動作成が可能となり、大幅な、論理集積回路開発
工数の削減となる。

しかし、従来の半導体論理集積装置の回路構成
に、このスキヤン・パスを導入しても、論理集積
回路の機能試験において、高価なLSIテスターを
使用するか、または繁雑な、操作を行いシリアル
入力信号を、論理集積回路の内部に送出し、さら
に、論理集積回路の内部状態を読み出すときに
も、繁雑な操作を要し、また、この操作は、論理
集積回路の規模が大きくなり、内部の順序回路の
数が増し、スキヤン・パスのビツト数がふえれ
ば、ふえるほど、繁雑さが増すことになる等の欠
点を有していた。

本発明の目的は、従来の半導体論理集積装置の
欠点を解消すると共に大規模論理集積回路の内部
状態を設定し、機能試験を容易ならしめる半導体
論理集積装置を提供することにある。

更に本発明の目的は、論理集積回路において、
スキヤン・パスを構成し、さらに、該スキヤン・
パスのビツト数だのパルス列を発生する発振器を
チツプ内に形成して、機能試験を容易にした、半
導体論理集積装置を提供することにある。

本発明によれば、組合せ回路および順序回路部
を有する半導体論理集積装置において、順序回路
部の全てが、一連のシフト・レジスタとして作動
する経路（スキヤン・パス）を設けるとともに、
前記スキヤン・パスのビツト数だけのパルス列を
発生する発振回路部を設けたことを特徴とする半
導体論理集積装置が得られる。

次に本発明の実施例について図面を参照して説
明する。

第２図は本発明の一実施例の半導体論理集積装
置を示す。第２図において、本実施例は組合せ回
路部２０１と、該組合せ回路部２０１に接続さ
れ、一連のシフト・レジスタを構成する順序回路
２０２と、該順序回路２０２に接続され、パルス
列を発生する発振回路部２０３とを含む。

組合せ回路部２０１は第１図の組合せ回路１０
２に相当し、順序回路部２０２は第１図の順序回
路部１０１に相当する。順序回路部２０２はスキ
ヤンパ構成で、一連のシフトレジスタとしての機
能を有しており、かつシフト入力端子２０４およ
びシフト出力端子２０５を有している。

発振回路部２０３はスキヤン・パスのビツト数
だけのパルス列を発生する発振器で、発振制御信
号２０６により、通常の発振器として作動し、か
つチツプのクロツク信号としても作動する。更
に、この発振回路部２０３は発振開始指示端子２
０７からの１つのパルス信号により、スキヤン・
パスのビツト数だけのパルス列を発生し、このパ
ルス列を、スキヤン・パスのクロツクとして入力
することにより、順序回路の全ビツトの状態の設
定及び読出しができる。即ち、スキヤン・パス構
成順序回路部２０２は、ただ１つのパルス信号に
より、任意に設定及び状態の読出しができるよう
になり、繁雑な操作を必要としなくなる。

第３図は本実施例に用いる発振回路部の具体的
な構成例を示し、第４図は、第３図の発振器の動
作を示すタイミング・チヤートを示す。第３図お
よび第４図において、この発振回路部２０３はゲ
ート回路およびインバータ回路等で構成され、発
振制御端子に接続される発振器３０１と、複数の
フリツプフロツプで構成され前記発振器３０１に
接続されるカウンタ３０２と、発振制御開始端子
２０７に接続され、前記カウンタ３０２を作動せ
しめるフリツプフロツプ３０６と、発振出力信号
を送出するアンド回路３１１とを有する。

発振器３０１は出力端子がアンド回路３１１お
よびインバータ回路３１２に接続され、アンド回
路３１１の出力端子は発振出力端子２０８に接続
されている。インバータ回路３１２はカウンタ３
０２の入力側にあるフリツプフロツプおよびアン
ド回路３１３の一端に接続されている。

カウンタ３０２は各フリツプフロツプの出力が
ナンド回路３２１に接続されており、その出力が
アンド回路３１３および発振器３０１のオア回路
３１５に接続されている。アンド回路３１３の出
力はフリツプフロツプ３０６のＲ端子に接続され
ている。

フリツプフロツプ３０６はＱ出力端子がインバ
ータ回路３１４を介してアンド回路３１１に接続
されている。

次に発振制御端子２０６に信号“１”が入力さ
れると、発振器３０１は無条件に発振を行い、チ
ツプのクロツクとして機能する。この発振器３０
１は振制御端子２０６の信号が“０”のときに、
発振開始指示端子（CKST）２０７に第４図に示
すようなパルスａが１つ入力されることにより、
フリツプフロツプ３０６のＱ出力信号ｂが“１”
になり、カウンター３０２が、初期化される。こ
のカウンター３０２が初期化されると、カウンタ
３０２の出力信号ｃが“１”になり、発振器３０
１の発振が開始する。発振が開始されると、フリ
ツプ・フロツプ３０６はリセツトされ、カウンタ
ー３０２の初期化信号が解除され、発振器の発振
出力に従い、カウンター３０２が、カウント動作
を開始し、カウンター３０２を構成する全フリツ
プ・フロツプのＱ出力信号が“１”になると、ナ
ンド回路３２１の出力信号ｃが“０”になり、発
振器３０１が停止する。すなわちカウンター３０
２は各フリツプ・フロツプのセツト・リセツトを
適当に組合せて初期化することにより、任意のＮ
個のパルス列を発生することができる。

したがつて、発振器３０１はパルスｅを所望の
数をアンド回路３１１から送出することができ
る。

次に、第５図を参照して、本実施例の半導体論
理集積装置を説明する。第５図において、本実施
例の半導体装置２００は、内部状態設定用シフ
ト・レジスター５２０と、内部状態読出し用シフ
ト・レジスター５３０とに接続される。この半導
体装置の機能試験を実施するには、まず、内部状
態設定用シフト・レジスター５２０の各ビツトの
データ入力端子５２１に簡単な切換えスイツチ等
により“０”または、“１”を設定し、内部状態
設定用シフト・レジスター５２０にパラレル・ロ
ードを行う。

次に、この半導体論理集積装置２００は発振開
始指示端子（CKST）に、パルス１つ入力するこ
とにより、内部状態設定用シフト・レジスター５
２０の状態が、シフト入力端子（SIN）から、に
書込まれ、所望の内部状態に設定する。内部状態
設定後は、他の入力端子の入力信号に対する出力
端子の出力信号を確認し、次に、発振開始指示端
子（CKST）に、次のパルスを１つ入力すること
により、内部状態読出し用シフト・レジスター５
３０に、シフト出力端子（SOT）から、内部状
態が読出される。

内部状態読出し用シフト・レジスター５０３は
各フリツプ・フロツプのＱ出力にLED等の簡単
な表示装置を取付ければ容易に内部状態の確認
が、行なえる。

本実施例においてはこうした一連の操作を行う
ことにより、複雑な論理回路の機能試験が簡単に
行え、かつ、内部状態設定用シフト・レジスター
５２０と内部状態読出し用のシフト・レジスター
５３０を１つのシフト・レジスターで行うことが
できる。つまり、本半導体論理集積装置はシフト
出力端子（SOT）からの出力信号をシフト・レ
ジスター５２０のシリアル入力にすると、読出さ
れた内部状態を次の発振開始信号により、そのま
ま半導体論理集積装置に戻すことが、可能にな
る。

本発明は以上説明したように複雑な論理集積回
路に対して高価なLSIテスターを使用しなくて
も、容易に機能試験を行えることで、今日、ます
ます、論理集積回路が大規模化するなかで、非常
に顕著なものとなり、またスキヤン・パスのビツ
ト数を、チツプ内で自動的に発生するパルス列に
よつてシフトさせるので、シフト回数の誤りによ
るスキヤン・パスの状態設定ミスが解消される効
果が得られる。

【図面の簡単な説明】

第１図は、従来のスキヤン・パスを持つた論理
集積回路を示す図、第２図は、本発明の実施例で
ある半導体論理集積装置を示す図、第３図は、本
発明の実施例に使用した、スキヤン・パスのビツ
ト数たのパルス列を発生する発振器を示す図、第
４図は、第３図の発振器の動作を表わす、タイミ
ング・チヤートを示す図、第５図は、本発明の実
施例である半導体論理集積装置を適用した例を示
す図である。１０１……スキヤン・パス構成順序回路部、１
０２……組合せ回路部、１０３……切換スイツ
チ、１０４……順序回路、１０５……シフト制御
端子、１０６……シフト入力端子、１０７……ク
ロツク入力端子、１０８……シフト出力端子、１
０９，１１０，１１１……入力または、出力端
子、２００……半導体論理集積装置、２０１……
組合せ回路部、２０２……スキヤン・パス構成順
序回路部、２０３……発振回路部、２０４……シ
フト入力端子、２０５……シフト出力端子、２０
６……発振制御端子、２０７……発振開始指示端
子、２０８……発振出力端子、３０１……発振
器、３０２……カウンター、３０６……カウンタ
ー初期化制御フリツプ・フロツプ、４０１〜４０
５……信号波形、５２０……内部状態設定用シフ
ト・レジスター、５２１……データ入力端子、５
３０……内部状態読出し用シフト・レジスター、
５３１……データ出力端子。

Claims

【特許請求の範囲】

１組合せ回路部および順序回路部を有する半導
体論理集積装置において、順序回路部の全てが、
一連のシフト・レジスタとして作動するスキヤ
ン・パスを設けるとともに、前記スキヤン・パス
のビツト数だけのパルス列を発生する発振回路部
を設けたことを特徴とする半導体論理集積装置。