JPS60107151A - ベクトル展開方式 - Google Patents
ベクトル展開方式Info
- Publication number
- JPS60107151A JPS60107151A JP21527083A JP21527083A JPS60107151A JP S60107151 A JPS60107151 A JP S60107151A JP 21527083 A JP21527083 A JP 21527083A JP 21527083 A JP21527083 A JP 21527083A JP S60107151 A JPS60107151 A JP S60107151A
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- Japan
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- vector
- discontinuous area
- discontinuous
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、不連続なアドレス領域を持つメモリプレーン
へのベクトル展開方式に関する。
へのベクトル展開方式に関する。
従来技術と問題点
文字、図形、イメージ等の文書データを横方向（Ｘ方向
）および縦方向（Ｙ方向）の任意の位置に１ビット単位
で格納可能な独立したメモリプレーンを複数枚持ち、標
準モード時は１つの制御回路で各メモリプレーンを時分
割制御しながら、該メモリプレーン上に文書情報を展開
してディスプレイ装置、ファクシミリ装置等の複数端末
に表示又は出力する文書処理システムにおいて、拡張モ
ードを設けて該モードでは複数枚の上記単一メモリプレ
ーンを１枚のメモリプレーンに連結して、より大きな文
書の処理を行なう場合、該単一メモリプレーンの容量の
大きさにより、連結時のＸ方向又はＹ方向のアドレッシ
ングに不連続な部分が生じることがある。例えば、Ｂ４
の大きさまでの文書情報をドツト展開するにはＸ方向２
０４８ドツト、Ｙ方向３０７２ドツトのメモリプレーン
があれば十分であるが、これを複数枚連結して１枚のメ
モリプレーンとし、Ｂ４より大きな文書情報を格納しよ
うとする場合、Ｙ方向のアドレッシングに不連続が出来
、ベクトル展開時に不都合が生じる。
）および縦方向（Ｙ方向）の任意の位置に１ビット単位
で格納可能な独立したメモリプレーンを複数枚持ち、標
準モード時は１つの制御回路で各メモリプレーンを時分
割制御しながら、該メモリプレーン上に文書情報を展開
してディスプレイ装置、ファクシミリ装置等の複数端末
に表示又は出力する文書処理システムにおいて、拡張モ
ードを設けて該モードでは複数枚の上記単一メモリプレ
ーンを１枚のメモリプレーンに連結して、より大きな文
書の処理を行なう場合、該単一メモリプレーンの容量の
大きさにより、連結時のＸ方向又はＹ方向のアドレッシ
ングに不連続な部分が生じることがある。例えば、Ｂ４
の大きさまでの文書情報をドツト展開するにはＸ方向２
０４８ドツト、Ｙ方向３０７２ドツトのメモリプレーン
があれば十分であるが、これを複数枚連結して１枚のメ
モリプレーンとし、Ｂ４より大きな文書情報を格納しよ
うとする場合、Ｙ方向のアドレッシングに不連続が出来
、ベクトル展開時に不都合が生じる。
これはアドレスカウンタ（レジスタ）のビット数に関係
する。例えばＸ方向の２０４８ドツトは２１１であるか
ら、１１ビツトのアドレスカウンタを用いれば０から２
０４７まで係数して再び０に戻るので、Ｘ方向に同じメ
モリプレーンを何枚連結しても（２枚目、３枚目・・・
・・・は２１ 、 ２＋３．・・・・・・のビットで指
定する）アドレスの不連続領域は生じない。これに対し
、Ｙ方向の３０７２ドツトは１２ビツトのアドレスカウ
ンタでなければ計数できない。しかし、２”＝４０９６
であるため、Ｙ方向のアドレスカウンタがＯ〜３０７１
までカウントして再びＯに戻るには、３０７２〜４０９
５なるアドレス域を通過しなければならない。ところが
、実際にはメモリプレーン上に該当するメモリセルは存
在しないので、Ｙ方向３０７２ドツトのメそりプレーン
をＹ方向に複数枚連続させるとＹ方向のアドレッシング
に３０７２〜４０９５なる不連続域が生ずる。
する。例えばＸ方向の２０４８ドツトは２１１であるか
ら、１１ビツトのアドレスカウンタを用いれば０から２
０４７まで係数して再び０に戻るので、Ｘ方向に同じメ
モリプレーンを何枚連結しても（２枚目、３枚目・・・
・・・は２１ 、 ２＋３．・・・・・・のビットで指
定する）アドレスの不連続領域は生じない。これに対し
、Ｙ方向の３０７２ドツトは１２ビツトのアドレスカウ
ンタでなければ計数できない。しかし、２”＝４０９６
であるため、Ｙ方向のアドレスカウンタがＯ〜３０７１
までカウントして再びＯに戻るには、３０７２〜４０９
５なるアドレス域を通過しなければならない。ところが
、実際にはメモリプレーン上に該当するメモリセルは存
在しないので、Ｙ方向３０７２ドツトのメそりプレーン
をＹ方向に複数枚連続させるとＹ方向のアドレッシング
に３０７２〜４０９５なる不連続域が生ずる。
従来はこれを避けるため、単一メモリプレーンのＹ方向
を２１２に相当する４０９６ドツトに拡張し、縦方向の
アドレッシングの連続性を計ろうとしているが、このよ
うにすると、（４０９６−３０７２）Ｘ２０４８ｂｉｔ
＃２６２ＫＢのメモリ素子が余分に必要であり、しかも
この部分は標準モード時には使用されない無駄な領域で
あるからメモリの使用効率が悪い。
を２１２に相当する４０９６ドツトに拡張し、縦方向の
アドレッシングの連続性を計ろうとしているが、このよ
うにすると、（４０９６−３０７２）Ｘ２０４８ｂｉｔ
＃２６２ＫＢのメモリ素子が余分に必要であり、しかも
この部分は標準モード時には使用されない無駄な領域で
あるからメモリの使用効率が悪い。
発明の目的
本発明は、上述したメモリ素子を節約するために、拡張
モード時のベクトル展開に際し、不連続方向のアドレス
発生回路（アドレスカウンタ）に対して、アドレス変換
回路（アドレス加算回路）及びカウンタ歩進制御回路を
付加し、不連続なアドレス領域に連続したベクトルデー
タを格納できるようにするものである。
モード時のベクトル展開に際し、不連続方向のアドレス
発生回路（アドレスカウンタ）に対して、アドレス変換
回路（アドレス加算回路）及びカウンタ歩進制御回路を
付加し、不連続なアドレス領域に連続したベクトルデー
タを格納できるようにするものである。
発明の構成
本発明は、ＸおよびＹ方向の任意の位置に１ビット単位
でデータを格納可能な２次元構成のメモリプレーンに対
し、連続したベクトルデータを格納するベクトル展関方
式において、該メモリプレーンがアドレスの不連続領域
を有する場合に、ディジタル・ディファレンシャル・ア
ナライザ制御によるアドレス発生用のアドレスカウンタ
に対し、該アドレスカウンタに初期設定されるベクトル
の始点アドレスが該不連続領域の巾にあるときはそれを
外へ移動させるアドレス変換回路と、ベクトルの中間部
が該不連続領域を通過するときは該領域を飛び越すよう
に該アドレスカウンタを歩進制御する歩進制御回路とを
付加し、前記メモリプレーンに連続したベクトルデータ
を格納可能とすることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
でデータを格納可能な２次元構成のメモリプレーンに対
し、連続したベクトルデータを格納するベクトル展関方
式において、該メモリプレーンがアドレスの不連続領域
を有する場合に、ディジタル・ディファレンシャル・ア
ナライザ制御によるアドレス発生用のアドレスカウンタ
に対し、該アドレスカウンタに初期設定されるベクトル
の始点アドレスが該不連続領域の巾にあるときはそれを
外へ移動させるアドレス変換回路と、ベクトルの中間部
が該不連続領域を通過するときは該領域を飛び越すよう
に該アドレスカウンタを歩進制御する歩進制御回路とを
付加し、前記メモリプレーンに連続したベクトルデータ
を格納可能とすることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示すブロック図で、Ｘ方向
２０４８ドツト、Ｙ方向３０７２ドツトのメモリプレー
ンを４枚Ａ−Ｄ用いた例である。ＸＡＲはＸ方向のアド
レスカウンタ、ＹＡＲはＹ方向のアドレスカウンタで、
これらにはベクトル展開時にはベクトルの始点アドレス
（アドレス初期値）がセットされ、図示せぬＤＤＡ （
ディジタル・ディファレンシャル・アナライザ）演算回
路よりのアップダウン制御信号を受けて該ベクトルの各
ドツト位置をアドレスする。ベクトルは始、終点座標が
与えられると発生できる。即ち該始終点Ｘ。
２０４８ドツト、Ｙ方向３０７２ドツトのメモリプレー
ンを４枚Ａ−Ｄ用いた例である。ＸＡＲはＸ方向のアド
レスカウンタ、ＹＡＲはＹ方向のアドレスカウンタで、
これらにはベクトル展開時にはベクトルの始点アドレス
（アドレス初期値）がセットされ、図示せぬＤＤＡ （
ディジタル・ディファレンシャル・アナライザ）演算回
路よりのアップダウン制御信号を受けて該ベクトルの各
ドツト位置をアドレスする。ベクトルは始、終点座標が
与えられると発生できる。即ち該始終点Ｘ。
Ｙ座標の差ΔＸ、ΔＹから勾配をめ、Ｘ座標を逐次単位
量だけ変え、その各Ｘ座標値に対しＹ座標値が単位量又
はその整数倍だけ変るが否かを該勾配より決定すればよ
く、このＹ座標値の増減信号が上記アンプダウン制御信
号である。なおこの図ではカウンタＸＡＲのインクリメ
ント用回路およびカウンタＹＡＲのアンプダウン制御回
路などは図示していない。Ｘ方向のアドレスを発生する
アドレスカウンタＭＡＲは１２ビツト（００〜１１で示
す）で構成され、Ｘ”０００” 〜Ｘ’ＦＦＦ’（０〜
４０９５番地）をアドレス可能である。
量だけ変え、その各Ｘ座標値に対しＹ座標値が単位量又
はその整数倍だけ変るが否かを該勾配より決定すればよ
く、このＹ座標値の増減信号が上記アンプダウン制御信
号である。なおこの図ではカウンタＸＡＲのインクリメ
ント用回路およびカウンタＹＡＲのアンプダウン制御回
路などは図示していない。Ｘ方向のアドレスを発生する
アドレスカウンタＭＡＲは１２ビツト（００〜１１で示
す）で構成され、Ｘ”０００” 〜Ｘ’ＦＦＦ’（０〜
４０９５番地）をアドレス可能である。
また、Ｙ方向のアドレスカウンタＹＡＲは１３ビノドで
構成され、Ｘ” ００（１０” 〜Ｘ’ ＩＦＦＦ’
（０〜８１９１番地）をアドレス可能である。
構成され、Ｘ” ００（１０” 〜Ｘ’ ＩＦＦＦ’
（０〜８１９１番地）をアドレス可能である。
標準モード時には各メモリプレーンＡ−ＤはＸ方向Ｘ”
ＯＯＯ’ 〜Ｘ”７ＦＦ”、Ｙ方向Ｘ ’ ０００°〜
Ｘ”ＢＦＦ”のアドレス範囲で動作し、これらメモリプ
レーンの選択にはメモリ選択レジスタＭＳＲからの信号
ＭＳＲＯ，ＭＳＲＩが用いられる。
ＯＯＯ’ 〜Ｘ”７ＦＦ”、Ｙ方向Ｘ ’ ０００°〜
Ｘ”ＢＦＦ”のアドレス範囲で動作し、これらメモリプ
レーンの選択にはメモリ選択レジスタＭＳＲからの信号
ＭＳＲＯ，ＭＳＲＩが用いられる。
一方拡張モード時には４枚のメモリプレーンＡ〜Ｄは連
結され、１枚の拡張のメモリプレーンとして動作するた
め、メモリの選択にはレジスタＸＡＲ，ＹＡＲのＭＳＢ
（最上位桁）ＸＡＲＩＩ。
結され、１枚の拡張のメモリプレーンとして動作するた
め、メモリの選択にはレジスタＸＡＲ，ＹＡＲのＭＳＢ
（最上位桁）ＸＡＲＩＩ。
ＹＡＲ１’２が使用される。
選択回路ＳＥＬは拡張モード信号がオンのとき（拡張モ
ード時）は信号ＸＡＲＩＩとＹＡＲ１２をデコーダＤＥ
Ｃに入力し、また該拡張モード信号がオフのとき（標準
モード時）はレジスタＭＳＲからの信号ＭＳＲＯとＭＳ
ＲＩをデコーダＤＥＣに入力する。このデコーダＤＥＣ
はメモリプレーンＡ−Ｄのいずれか１つだけをイネーブ
ルにするメモリ選択信号５ＥＬＡ−’５ＥＬＤを出方す
るが、その論理は下表の通りである。
ード時）は信号ＸＡＲＩＩとＹＡＲ１２をデコーダＤＥ
Ｃに入力し、また該拡張モード信号がオフのとき（標準
モード時）はレジスタＭＳＲからの信号ＭＳＲＯとＭＳ
ＲＩをデコーダＤＥＣに入力する。このデコーダＤＥＣ
はメモリプレーンＡ−Ｄのいずれか１つだけをイネーブ
ルにするメモリ選択信号５ＥＬＡ−’５ＥＬＤを出方す
るが、その論理は下表の通りである。
表 １
標準モードでメモリプレーンＡ−Ｄのいずれかが選択さ
れ、そのプレーン内の任意のビット（ドソｌ−）がカウ
ンタＸＡＲ，ＹＡＲによってアクセスされ得る点は容易
に理解され得るので、ここでは拡張モードに限って説明
する。
れ、そのプレーン内の任意のビット（ドソｌ−）がカウ
ンタＸＡＲ，ＹＡＲによってアクセスされ得る点は容易
に理解され得るので、ここでは拡張モードに限って説明
する。
第２図は４枚のメモリプレーンＡ−Ｄを連結した拡張メ
モリプレーンの説明図である。この拡張メモリプレーン
のＸ方向の幅（メモリ素子数）は２０４８Ｘ ２ ＝
４０９６であるので、カウンタＸＡＲの最上位桁ＸＡＲ
ＩＩを用いれば、ｘ”ｏｏｏ”〜ｘ“ＦＦＦ ”までの
連続したアドレスを付すことができる。つまり、ＸＡＲ
ＩＩが“０”のときは左側のメモリプレーンＡまたはＣ
をアクセスするア１’し、２．Ｘ”０００” 〜Ｘ’
７ＦＦ”がＱ生さ、ｌ’１．るが、ＸＡＲＩＩがパ１”
になると右側のメモリプレーンＢまたはＣをアクセスす
るアドレスが発生される。後者のアドレスはカウンタＸ
ＡＲの出力としてはｘ’ｏｏｏ”〜Ｘ”７ＦＦ”である
が、拡張メモリプレーン上ではＸ’８００”〜Ｘ”ＦＦ
Ｆ’と見なすことができる。故にＸ方向に関し”ｌ：Ｘ
”ＯＯＯ” 〜Ｘ”ＦＦＦ”＊７を連続Ｌ７アドレスで
きる。
モリプレーンの説明図である。この拡張メモリプレーン
のＸ方向の幅（メモリ素子数）は２０４８Ｘ ２ ＝
４０９６であるので、カウンタＸＡＲの最上位桁ＸＡＲ
ＩＩを用いれば、ｘ”ｏｏｏ”〜ｘ“ＦＦＦ ”までの
連続したアドレスを付すことができる。つまり、ＸＡＲ
ＩＩが“０”のときは左側のメモリプレーンＡまたはＣ
をアクセスするア１’し、２．Ｘ”０００” 〜Ｘ’
７ＦＦ”がＱ生さ、ｌ’１．るが、ＸＡＲＩＩがパ１”
になると右側のメモリプレーンＢまたはＣをアクセスす
るアドレスが発生される。後者のアドレスはカウンタＸ
ＡＲの出力としてはｘ’ｏｏｏ”〜Ｘ”７ＦＦ”である
が、拡張メモリプレーン上ではＸ’８００”〜Ｘ”ＦＦ
Ｆ’と見なすことができる。故にＸ方向に関し”ｌ：Ｘ
”ＯＯＯ” 〜Ｘ”ＦＦＦ”＊７を連続Ｌ７アドレスで
きる。
一方、Ｙ方向に関して同様の考えを導入すると、第２図
に示すようにｘ”ｏｃｏｏ”〜Ｘ”０ＦＦＦ′までのＸ
”０４００”の長さのメモリ不存在域（第１図の斜線部
分）が発生する。このため、この領域を始点とするベク
トル（第２図のｂ）又はここを通過するベクトル（同図
のＣ）については、ベクトルデータを格納するメモリが
存在しないことになる。
に示すようにｘ”ｏｃｏｏ”〜Ｘ”０ＦＦＦ′までのＸ
”０４００”の長さのメモリ不存在域（第１図の斜線部
分）が発生する。このため、この領域を始点とするベク
トル（第２図のｂ）又はここを通過するベクトル（同図
のＣ）については、ベクトルデータを格納するメモリが
存在しないことになる。
この様な拡張メモリプレーンに対して連続したベクトル
データを格納するため、第１図の例では歩進制御回路Ｃ
ＴＬ及びアドレス変換回路ＣＯＮ■を設ける。そして、
拡張モード信号がオンの時は、アドレス変換回路Ｃ０Ｎ
Ｖ及び歩進制御回路ＣＴＬが動作するようにし、ベクト
ルの始点アドレスがレジスタＸＡＲ，ＹＡＲにセットさ
れる際に該始点アドレスが第１図の斜線部分に含まれる
場合、つまりＹＡＲ１０＝’“１″且つＹＡＲＩＩ−“
１”のときにアドレス変換回路Ｃ０ＮＶによってＹ方向
アドレスにＸ”０４００”を加算する。
データを格納するため、第１図の例では歩進制御回路Ｃ
ＴＬ及びアドレス変換回路ＣＯＮ■を設ける。そして、
拡張モード信号がオンの時は、アドレス変換回路Ｃ０Ｎ
Ｖ及び歩進制御回路ＣＴＬが動作するようにし、ベクト
ルの始点アドレスがレジスタＸＡＲ，ＹＡＲにセットさ
れる際に該始点アドレスが第１図の斜線部分に含まれる
場合、つまりＹＡＲ１０＝’“１″且つＹＡＲＩＩ−“
１”のときにアドレス変換回路Ｃ０ＮＶによってＹ方向
アドレスにＸ”０４００”を加算する。
また始点アドレスをセットした後、ＤＤＡ演算回路より
のアンプダウン制御によりアドレスカウンタＹＡＲが加
算又は減算され・、斜線領域を通過する時、加算の場合
は、Ｘ’０ＢＦＦ”→Ｘ’１０００°ヘジャンプし、減
算の場合はｘ”ｉｏｏ。
のアンプダウン制御によりアドレスカウンタＹＡＲが加
算又は減算され・、斜線領域を通過する時、加算の場合
は、Ｘ’０ＢＦＦ”→Ｘ’１０００°ヘジャンプし、減
算の場合はｘ”ｉｏｏ。
！→Ｘ” ０ＢＦＦ’ヘジヤンプする様、歩進制御回路
ＣＴＬが動作する。
ＣＴＬが動作する。
第２図はこの様子を示している。ベクトルａは始点Ｓａ
および終点Ｅａが共に同じメモリプレーンＢに存在する
ので問題はない。しかし、始点ＳｂがメモリプレーンＡ
とＣの間にあるベクトルｂは、その始点ｓｂのＹアドレ
スをＸ’０４００”だけメモリプレーンＣ方向にずらし
く加算する、これで０ＢＦＦは１０００になる、他もこ
れに準じる）、Ｓｂ′を始点とするようにアドレス変換
する。そして、太線で示すようにベクトルｂがＹアドレ
スでｘ”１ｏｏｏ’に達したらここからメモリプレーン
Ａ方向にＸ”０４００’だけジャンプさせ、Ｘ’０ＢＦ
Ｆ”から残りのデータを書込むようにする。Ｅｂはこの
ベクトルｂの終点である。一方、始点Ｓｃがメモリプレ
ーンＢにあって終点ＥｃがメモリプレーンＤにあるベク
トルＣについてはメモリプレーンＢからＣに移る際の歩
進制御だけが行われる。Ｅｃ’がこのベクトルＣの実際
の終点となる。
および終点Ｅａが共に同じメモリプレーンＢに存在する
ので問題はない。しかし、始点ＳｂがメモリプレーンＡ
とＣの間にあるベクトルｂは、その始点ｓｂのＹアドレ
スをＸ’０４００”だけメモリプレーンＣ方向にずらし
く加算する、これで０ＢＦＦは１０００になる、他もこ
れに準じる）、Ｓｂ′を始点とするようにアドレス変換
する。そして、太線で示すようにベクトルｂがＹアドレ
スでｘ”１ｏｏｏ’に達したらここからメモリプレーン
Ａ方向にＸ”０４００’だけジャンプさせ、Ｘ’０ＢＦ
Ｆ”から残りのデータを書込むようにする。Ｅｂはこの
ベクトルｂの終点である。一方、始点Ｓｃがメモリプレ
ーンＢにあって終点ＥｃがメモリプレーンＤにあるベク
トルＣについてはメモリプレーンＢからＣに移る際の歩
進制御だけが行われる。Ｅｃ’がこのベクトルＣの実際
の終点となる。
発明の効果
以上の述べた様に本発明によれば、不連続領域を有する
メモリプレーンにＤＤＡ演算機構により、ベクトルデー
タを格納する際、始点アドレスが不連続領域内にある時
は不連続方向のアドレス発生用カウンタにセットする始
点アドレスに対して該不連続領域の長さ分を加算するア
ドレス変換処理を行ない、また不連続領域を通過する際
は、該カウンタの値に対して該不連続領域の長さ分ジャ
ンプさせる歩進制御を行なうようにしたので、不連続な
メモリ領域を連続したものとして扱うことが可能となり
、不連続領域に相当するメモリ容量を節約できる利点が
ある。
メモリプレーンにＤＤＡ演算機構により、ベクトルデー
タを格納する際、始点アドレスが不連続領域内にある時
は不連続方向のアドレス発生用カウンタにセットする始
点アドレスに対して該不連続領域の長さ分を加算するア
ドレス変換処理を行ない、また不連続領域を通過する際
は、該カウンタの値に対して該不連続領域の長さ分ジャ
ンプさせる歩進制御を行なうようにしたので、不連続な
メモリ領域を連続したものとして扱うことが可能となり
、不連続領域に相当するメモリ容量を節約できる利点が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作説明に用いた拡張メモリプレーンの説明図であ
る。 図中、Ａ−Ｄはメモリプレーン、ＭＡＲ，ＹＡＲはアド
レスカウンタ、Ｃ０ＮＶはアドレス変換回路、ＣＴＬは
アドレスカウンタ歩進制御回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
その動作説明に用いた拡張メモリプレーンの説明図であ
る。 図中、Ａ−Ｄはメモリプレーン、ＭＡＲ，ＹＡＲはアド
レスカウンタ、Ｃ０ＮＶはアドレス変換回路、ＣＴＬは
アドレスカウンタ歩進制御回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- ＸおよびＹ方向の任意の位置に１ビット単位でデータを
格納可能な２次元構成のメモリプレーンに対し、連続し
たベクトルデータを格納するベクトル展開方式において
、該メモリプレーンがアドレスの不連続領域を有する場
合に、ディジタル・ディファレンシャル・アナライザ制
御によるアドレス発生用のアドレスカウンタに対し、該
アドレスカウンタに初期設定されるベクトルの始点アド
レスが該不連続領域の中にあるときはそれを外へ移動合
せるアドレス変換回路と、ベクトルの中間部が該不連続
領域を通過するときは該領域を飛び越すように該アドレ
スカウンタを歩進制御する歩進制御回路とを付加し、前
記メモリプレーンに連続したベクトルデータを格納可能
とすることを特徴とするベクトル展開方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21527083A JPS60107151A (ja) | 1983-11-16 | 1983-11-16 | ベクトル展開方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21527083A JPS60107151A (ja) | 1983-11-16 | 1983-11-16 | ベクトル展開方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107151A true JPS60107151A (ja) | 1985-06-12 |
Family
ID=16669525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21527083A Pending JPS60107151A (ja) | 1983-11-16 | 1983-11-16 | ベクトル展開方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107151A (ja) |
-
1983
- 1983-11-16 JP JP21527083A patent/JPS60107151A/ja active Pending
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