JPS6010997A - 時分割ハイウエイスイツチ装置 - Google Patents
時分割ハイウエイスイツチ装置Info
- Publication number
- JPS6010997A JPS6010997A JP58119735A JP11973583A JPS6010997A JP S6010997 A JPS6010997 A JP S6010997A JP 58119735 A JP58119735 A JP 58119735A JP 11973583 A JP11973583 A JP 11973583A JP S6010997 A JPS6010997 A JP S6010997A
- Authority
- JP
- Japan
- Prior art keywords
- information
- circuit
- time
- output
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子式の電話交換機等に使用する時分割ハイウ
ェイスイッチ装置に関する。
ェイスイッチ装置に関する。
従来例の構成とその問題点
一般に電子式電話交換機等に使用する時分割ハイウェイ
スイッチ装置は第１図に示すように構成されていること
が多い。第１図において、１は入力ハイウェイ２より伝
送されて来た時分割情報をその伝送されて来たハイウェ
イ番号、タイムスロット番号をアドレスとして順次メモ
リーするだめの通話メモリーであり、３は接続制御バス
４からの接続制御情報にもとづき、上記メモリー１に記
憶された時分割情報を如何なる順序で、如何なるハイウ
ェイ番号の出力ハイウェイ５に出力するかを決定するだ
めの情報をメモリーするための保持メモリーである。
スイッチ装置は第１図に示すように構成されていること
が多い。第１図において、１は入力ハイウェイ２より伝
送されて来た時分割情報をその伝送されて来たハイウェ
イ番号、タイムスロット番号をアドレスとして順次メモ
リーするだめの通話メモリーであり、３は接続制御バス
４からの接続制御情報にもとづき、上記メモリー１に記
憶された時分割情報を如何なる順序で、如何なるハイウ
ェイ番号の出力ハイウェイ５に出力するかを決定するだ
めの情報をメモリーするための保持メモリーである。
今、第１図において、入力ハイウェイ２より伝送されて
来た時分割情報が第２図（ａ）に示すようにハイウェイ
番号１においてＡ、Ｂ、Ｃ・・、ハイウェイ番号２にお
いてイ、口、ハ・・と順次各タイムスロットに存在した
とする。この場合１時分割情報Ａ、Ｂ、０・・・イ、口
、ノ・・・・はそれぞれ第２図（ｂ）に示すように各入
力・・イウェイ番号、各タイムスロット番号をアドレス
として、上記通話メモリー１にメモリーされる。今、保
持メモリー３に接続制御バス４からの接続制御信号にも
とづいて、第２図（Ｃ）に示すように出力・・イウェイ
５の各ハイウェイ番号、各タイムスロット番号をアドレ
スとして入力ハイウェイの各ハイウェイ番号、各タイム
スロット番号がメモリーされていたとする。この場合、
保持メモリー３にメモリーされたデータは通話メモリー
１の読出しアドレスとして上記通話メモリー１に印加さ
れるだめ、出力ハイウェイ５からは、第２図（ｄ）に示
すように入力ハイウェイ２から伝送されて来た順序とは
異なる順序で各時分割情報Ａ、Ｂ、Ｃ・・イ、口、ハ・
・が出力されることになる。したがって、入力ハイウェ
イ１１出力ハイウエイ５のそれぞれの端末に接続された
変復調器によって特定のハイウェイ、タイムスロットの
情報のみ伝送、受信できるように構成すれば上記保持メ
モリー３に記憶されたデータにもとづき、任意の変復調
器間で通話したり、データの授受を行ったりすることが
でき、いわゆる電話交換機としての機能を果たさせるこ
とができる。
来た時分割情報が第２図（ａ）に示すようにハイウェイ
番号１においてＡ、Ｂ、Ｃ・・、ハイウェイ番号２にお
いてイ、口、ハ・・と順次各タイムスロットに存在した
とする。この場合１時分割情報Ａ、Ｂ、０・・・イ、口
、ノ・・・・はそれぞれ第２図（ｂ）に示すように各入
力・・イウェイ番号、各タイムスロット番号をアドレス
として、上記通話メモリー１にメモリーされる。今、保
持メモリー３に接続制御バス４からの接続制御信号にも
とづいて、第２図（Ｃ）に示すように出力・・イウェイ
５の各ハイウェイ番号、各タイムスロット番号をアドレ
スとして入力ハイウェイの各ハイウェイ番号、各タイム
スロット番号がメモリーされていたとする。この場合、
保持メモリー３にメモリーされたデータは通話メモリー
１の読出しアドレスとして上記通話メモリー１に印加さ
れるだめ、出力ハイウェイ５からは、第２図（ｄ）に示
すように入力ハイウェイ２から伝送されて来た順序とは
異なる順序で各時分割情報Ａ、Ｂ、Ｃ・・イ、口、ハ・
・が出力されることになる。したがって、入力ハイウェ
イ１１出力ハイウエイ５のそれぞれの端末に接続された
変復調器によって特定のハイウェイ、タイムスロットの
情報のみ伝送、受信できるように構成すれば上記保持メ
モリー３に記憶されたデータにもとづき、任意の変復調
器間で通話したり、データの授受を行ったりすることが
でき、いわゆる電話交換機としての機能を果たさせるこ
とができる。
このように、従来より使用されている時分割・・イウェ
イスイノチ装置でも保持メモリー３に記憶するデータを
接続制御情報にもとづき、任意に設定することにより電
話交換機としての機能を充分に発揮させることができる
。しかしながら、従来より使用されている時分割ハイウ
ェイスイッチ装置はいずれも第１図に示すように単に通
話メモリー１、保持メモリー３を用いて構成しただけの
ものであり、通話メモリー１への書き込みが正確に行な
われなかった場合や、上記メモＩＪ−１，３の一部に故
障が生じ、誤りが発生した場合には、それがそのまま出
力ハイウェイ５に出力されることになシ、情報伝達の確
実性が著しく低下するという問題があった。
イスイノチ装置でも保持メモリー３に記憶するデータを
接続制御情報にもとづき、任意に設定することにより電
話交換機としての機能を充分に発揮させることができる
。しかしながら、従来より使用されている時分割ハイウ
ェイスイッチ装置はいずれも第１図に示すように単に通
話メモリー１、保持メモリー３を用いて構成しただけの
ものであり、通話メモリー１への書き込みが正確に行な
われなかった場合や、上記メモＩＪ−１，３の一部に故
障が生じ、誤りが発生した場合には、それがそのまま出
力ハイウェイ５に出力されることになシ、情報伝達の確
実性が著しく低下するという問題があった。
発明の目的 ］
本発明は、上記従来の問題点を除去するものであり、通
話メモリーにおいて誤りが発生した場合でもこれを容易
に、かつ正確に訂正することが出来、正しい情報を伝送
することの出来るすぐれた時分割ハイウェイスイッチ装
置を提供することを目的とするものである。
話メモリーにおいて誤りが発生した場合でもこれを容易
に、かつ正確に訂正することが出来、正しい情報を伝送
することの出来るすぐれた時分割ハイウェイスイッチ装
置を提供することを目的とするものである。
発明の構成
本発明は上記目的を達成するために入カッ・イウェイよ
り伝送されて来た時分割情報と別に設けた一定パターン
の比較情報とで排他的論理和をとりこの論理和出力と上
記入力・・イウエイより伝送されて来た時分割情報をそ
れぞれ通話メモリーにメモリーするようになすと共に、
上記通話メモリーより出力された上記論理和出力と上記
時分割情報とで更に排他的論理和をとり、この論理和出
力と上記比較情報を別に設けた比較回路に入力し、比較
回路の出力を上記通話メモリーより出力された上記時分
割情報に加算するように構成したものである。
り伝送されて来た時分割情報と別に設けた一定パターン
の比較情報とで排他的論理和をとりこの論理和出力と上
記入力・・イウエイより伝送されて来た時分割情報をそ
れぞれ通話メモリーにメモリーするようになすと共に、
上記通話メモリーより出力された上記論理和出力と上記
時分割情報とで更に排他的論理和をとり、この論理和出
力と上記比較情報を別に設けた比較回路に入力し、比較
回路の出力を上記通話メモリーより出力された上記時分
割情報に加算するように構成したものである。
実施例の説明
第３図は本発明の時分割ノ・イウエイスイソチ装置にお
ける一実施例のブロックダイヤグラムであシ、図中、第
１図と同一符号を付したものは第１図と同一のものを示
している。そして、６は別に設けた一定パターンの比較
情報が伝送される伝送バス、７は入力ハイウェイ２から
の時分割情報と上記伝送バス６からの比較情報を入力と
し、これらの排他的論理和をとる論理和回路、８は通話
メモ＋）＝１より読出された時分割情報と上記通話メモ
リー１より読出された上記論理和回路７の論理和情報と
を入力とし、これらの排他的論理和をとる論理和回路、
９は論理和回路８の出力と上記比較情報を入力とし、こ
れらの差に相当する比較回路、１０は比較回路９の出力
を通話メモリー］の出力・・イウエイ５に取出された時
分割情報に加算する加算回路である。
ける一実施例のブロックダイヤグラムであシ、図中、第
１図と同一符号を付したものは第１図と同一のものを示
している。そして、６は別に設けた一定パターンの比較
情報が伝送される伝送バス、７は入力ハイウェイ２から
の時分割情報と上記伝送バス６からの比較情報を入力と
し、これらの排他的論理和をとる論理和回路、８は通話
メモ＋）＝１より読出された時分割情報と上記通話メモ
リー１より読出された上記論理和回路７の論理和情報と
を入力とし、これらの排他的論理和をとる論理和回路、
９は論理和回路８の出力と上記比較情報を入力とし、こ
れらの差に相当する比較回路、１０は比較回路９の出力
を通話メモリー］の出力・・イウエイ５に取出された時
分割情報に加算する加算回路である。
上記実施例において、入力・・イウェイ２より時分割情
報が伝送されて来たとすると、これが入力ハイウェイ２
のハイウェイ番号、タイムスロット番号をそれぞれアド
レスとして通話メモＩＪ ｌにメモリーされる。そして
、入力ハイウェイ２より伝送されて来た時分割情報は更
に伝送バス６より伝送されて来た比較情報と共に排他的
論理和回路７に印加される。したがって、ここで上記情
報の排他的論理和がとられ、これが通話メモリー１に上
記時分割情報と同じようにメモリーされる。
報が伝送されて来たとすると、これが入力ハイウェイ２
のハイウェイ番号、タイムスロット番号をそれぞれアド
レスとして通話メモＩＪ ｌにメモリーされる。そして
、入力ハイウェイ２より伝送されて来た時分割情報は更
に伝送バス６より伝送されて来た比較情報と共に排他的
論理和回路７に印加される。したがって、ここで上記情
報の排他的論理和がとられ、これが通話メモリー１に上
記時分割情報と同じようにメモリーされる。
保持メモリー３には接続制御バス４からの接続制御信号
にもとづいて通話メモリー１からの読出し順序を決定す
る情報がメモリーされており、これが通話メモＩＪ −
１に印加されると通話メロ ＩＪ −１より、それぞれ
上記読出し順序にしたがった時分割情報、論理和情報が
読出される。通話メモリー１より読出された時分割情報
は出カッ・イウェイ５を介して加算回路１０に印加され
ると共に通話メモリー１より読出された上記論理和情報
と共に排他的論理和回路８に印加される。しだがって、
排他的論理和回路８の出力端には上記時分割情報と上記
論理和情報の排他的論理和の情報が出力される。そして
、この出力は伝送バス６からの比較情報と共に比較回路
９に印加され、ここで比較された後、加算回路１０に印
加される。しだがって加算回路ＩＯからの出力は通話メ
モリーｉにおいて誤シが生じたとしても、これが訂正さ
れたものとなり、常に正しい出力となる。
にもとづいて通話メモリー１からの読出し順序を決定す
る情報がメモリーされており、これが通話メモＩＪ −
１に印加されると通話メロ ＩＪ −１より、それぞれ
上記読出し順序にしたがった時分割情報、論理和情報が
読出される。通話メモリー１より読出された時分割情報
は出カッ・イウェイ５を介して加算回路１０に印加され
ると共に通話メモリー１より読出された上記論理和情報
と共に排他的論理和回路８に印加される。しだがって、
排他的論理和回路８の出力端には上記時分割情報と上記
論理和情報の排他的論理和の情報が出力される。そして
、この出力は伝送バス６からの比較情報と共に比較回路
９に印加され、ここで比較された後、加算回路１０に印
加される。しだがって加算回路ＩＯからの出力は通話メ
モリーｉにおいて誤シが生じたとしても、これが訂正さ
れたものとなり、常に正しい出力となる。
すなわち、今、入力・・イウェイ２より伝送されて来た
時分割情報をＸ１伝送・・ス６からの一定の比較情報を
Ｙとすると、排他的論理和回路７の出力はＸ■Ｙとなり
、これが時分割情報Ｘと共に通話メモＩＪ −１にメモ
リーされる。通話メモリーにおいて誤りがなければ、上
記通話メモリー１にメモリーされた情報Ｘ、Ｘ■Ｙかそ
の捷ま読出され排他的論理和回路８に印加されるため、
排他的論理和回路８の出力はＸ■（Ｘ■Ｙ）となり伝送
・くス６からの上記比較情報Ｙがその捷ま再現される。
時分割情報をＸ１伝送・・ス６からの一定の比較情報を
Ｙとすると、排他的論理和回路７の出力はＸ■Ｙとなり
、これが時分割情報Ｘと共に通話メモＩＪ −１にメモ
リーされる。通話メモリーにおいて誤りがなければ、上
記通話メモリー１にメモリーされた情報Ｘ、Ｘ■Ｙかそ
の捷ま読出され排他的論理和回路８に印加されるため、
排他的論理和回路８の出力はＸ■（Ｘ■Ｙ）となり伝送
・くス６からの上記比較情報Ｙがその捷ま再現される。
したがって、この場合には比較回路９の出力がＯになり
、加算回路１０の出力が通話メモリー１より読出された
時分割情報Ｘそのものになる。通話メモリー１において
誤りが発生し、通話メモリーより読出された時分割情報
がＸ′になると、排他的 。
、加算回路１０の出力が通話メモリー１より読出された
時分割情報Ｘそのものになる。通話メモリー１において
誤りが発生し、通話メモリーより読出された時分割情報
がＸ′になると、排他的 。
論理和回路８の出力がＸ′■（Ｘ■Ｙ）になり、比較回
路９の出力がＸ′■Ｘになるため、これが加算回路１０
において時分割情報Ｘ′と加算され、加算回路ｌＯの出
力端には元の時分割情報（Ｘ’■Ｘ十Ｘ’−Ｘ）が正確
に訂正された形で出力される。
路９の出力がＸ′■Ｘになるため、これが加算回路１０
において時分割情報Ｘ′と加算され、加算回路ｌＯの出
力端には元の時分割情報（Ｘ’■Ｘ十Ｘ’−Ｘ）が正確
に訂正された形で出力される。
このように、上記実施例によれば通話メモリー１におい
て誤りが生じたとしてもこれを容易にかつ正確に訂正す
ることができ、通話情報の確実性を著しく向上させるこ
とができるという利点を有する。
て誤りが生じたとしてもこれを容易にかつ正確に訂正す
ることができ、通話情報の確実性を著しく向上させるこ
とができるという利点を有する。
発明の効果
本発明は上記実施例より明らかなように別に一定の比較
情報を用意し、この情報と入カッ・イウエイより伝送さ
れて来る時分割情報との間で排他的論理和をとり、その
出力を上記時分割情報と共に通話メモリーにメモリーシ
、シかる後、これらのメモリーされた情報を読出し、排
他的論理和をとって上記比較情報と比較し、その比較出
力を上記通話メモリーよシ読出された上記時分割情報に
加算するように構成したものであり、簡単な構成で通話
メモリー内における誤りを容易にかつ正確に訂正するこ
とができ、情報伝達の確実性を著しく向上させることが
できるという利点を有する。
情報を用意し、この情報と入カッ・イウエイより伝送さ
れて来る時分割情報との間で排他的論理和をとり、その
出力を上記時分割情報と共に通話メモリーにメモリーシ
、シかる後、これらのメモリーされた情報を読出し、排
他的論理和をとって上記比較情報と比較し、その比較出
力を上記通話メモリーよシ読出された上記時分割情報に
加算するように構成したものであり、簡単な構成で通話
メモリー内における誤りを容易にかつ正確に訂正するこ
とができ、情報伝達の確実性を著しく向上させることが
できるという利点を有する。
説明図、第３図は本発明の時分割ノ・イウエイスイソチ
装置における一実施例のブロックダイヤグラムである。 ｌ・・・通話メモ１ハ ２ 人力・・イウエイ、３・・
保持メモリー、４・接続制御バス、５ 出カッ・イウエ
イ、６・伝送バス、７．８ 排他的論理和回路、９・・
比較回路、ＩＯ加算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２ 第１図 ２ ；図 （Ｇ） ８Ａ 八 ロ
装置における一実施例のブロックダイヤグラムである。 ｌ・・・通話メモ１ハ ２ 人力・・イウエイ、３・・
保持メモリー、４・接続制御バス、５ 出カッ・イウエ
イ、６・伝送バス、７．８ 排他的論理和回路、９・・
比較回路、ＩＯ加算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２ 第１図 ２ ；図 （Ｇ） ８Ａ 八 ロ
Claims (1)
- 入力ハイウェイより伝送されて来た時分割情報と別に設
けた一定パターンの比較情報とを入力し、両者の排他的
論理和をとる第１の排他的論理和回路と、この第１の論
理和回路の出力と、上記時分割情報をそれぞれメモリー
する通話メモリーと、この通話メモリーより読出された
上記第１の論理和回路の出力と、上記通話メモリーよシ
読出された上記時分割情報とをそれぞれ入力とし、両者
の排他的論理和をとる第２の排他的論理和回路と、この
第２の排他的論理和回路の出力と、上記一定パターンの
比較情報とを互いに比較する比較回路と、この比較回路
の出力を上記通話メモリーより読出された上記時分割情
報に加算する加算回路を備えて成る時分割ハイウェイス
イッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119735A JPS6010997A (ja) | 1983-06-30 | 1983-06-30 | 時分割ハイウエイスイツチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119735A JPS6010997A (ja) | 1983-06-30 | 1983-06-30 | 時分割ハイウエイスイツチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010997A true JPS6010997A (ja) | 1985-01-21 |
Family
ID=14768828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119735A Pending JPS6010997A (ja) | 1983-06-30 | 1983-06-30 | 時分割ハイウエイスイツチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010997A (ja) |
-
1983
- 1983-06-30 JP JP58119735A patent/JPS6010997A/ja active Pending
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