JPS60113948A - ゲ−トアレイ集積回路装置 - Google Patents
ゲ−トアレイ集積回路装置Info
- Publication number
- JPS60113948A JPS60113948A JP58222684A JP22268483A JPS60113948A JP S60113948 A JPS60113948 A JP S60113948A JP 58222684 A JP58222684 A JP 58222684A JP 22268483 A JP22268483 A JP 22268483A JP S60113948 A JPS60113948 A JP S60113948A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- gate array
- mask
- lsi
- mask rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半製品段階では論理構成に十分な自由度をも
たせておき、顧客の要求に応じた論理構成が実現可能な
ゲートアレイ集積回路装置（以下［ゲートアレイＬＳＩ
」という。）に関するものである。
たせておき、顧客の要求に応じた論理構成が実現可能な
ゲートアレイ集積回路装置（以下［ゲートアレイＬＳＩ
」という。）に関するものである。
第１図は従来のゲートアレイＬＳＩのレイアウトパター
ンの概念図で、ｉｌｌは論理ゲートが配置された論理ブ
ロック、（２）は顧客の要求に合わせた論理を構成する
ための配線領域、（３）はこのＬＥｉ■の入出力となる
ポンディングパッド部である。
ンの概念図で、ｉｌｌは論理ゲートが配置された論理ブ
ロック、（２）は顧客の要求に合わせた論理を構成する
ための配線領域、（３）はこのＬＥｉ■の入出力となる
ポンディングパッド部である。
この従来のゲートアレイＬＳＩはセミカスタム製品と言
われるように、ＬＳＩ製造工程において途中の工程まで
作りだめができ論理ブロック＋１１とポンディンパッド
部（３）とにそれぞれ必要なマスクは共通マスクと呼ば
れ最終製品の仕様にかかわらず、固定したパターンを形
成する。
われるように、ＬＳＩ製造工程において途中の工程まで
作りだめができ論理ブロック＋１１とポンディンパッド
部（３）とにそれぞれ必要なマスクは共通マスクと呼ば
れ最終製品の仕様にかかわらず、固定したパターンを形
成する。
一方、配線領域（２）は通常顧客の要求に合った論理を
構成するためＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ
Ｄｅｓｉｇｎ）により人力された論理構成情報をもとに
製作するマスクを用いて、論理ブロック＋１ｊ間を自動
配線によって配線する領域で、−、 中智− ４井このマスクは通常カスタムマスクとも呼ばれている
。カスタムマスクは必ずしも１枚とは限らず配線を行う
種類（例えはＡｔ配線２層）によって２層間を接続する
スルーホール用マスクも必要である。
構成するためＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ
Ｄｅｓｉｇｎ）により人力された論理構成情報をもとに
製作するマスクを用いて、論理ブロック＋１ｊ間を自動
配線によって配線する領域で、−、 中智− ４井このマスクは通常カスタムマスクとも呼ばれている
。カスタムマスクは必ずしも１枚とは限らず配線を行う
種類（例えはＡｔ配線２層）によって２層間を接続する
スルーホール用マスクも必要である。
従って、フルカスタムＬＳＩに比べ少ないマスク枚数、
即ち短期間にカスタムＬＳＩを開発できるので、その需
要は年々増加している。
即ち短期間にカスタムＬＳＩを開発できるので、その需
要は年々増加している。
しかし、上述の従来のゲートアレイＬＳＩでは論理ゲー
トのみによる論理構成しかできず、その機能規模はさほ
ど大きくなく、しかもその論理動作のシーケンス制御は
外部メモリなどからの制御に依存せねはならなかった。
トのみによる論理構成しかできず、その機能規模はさほ
ど大きくなく、しかもその論理動作のシーケンス制御は
外部メモリなどからの制御に依存せねはならなかった。
従って、その用途は何らかのシステムに組み込んで用い
られる複合論理機能素子の域を出なかった。
られる複合論理機能素子の域を出なかった。
〔発明の概を〕
この発明は以上のような点に鑑みてなされたもので、ゲ
ートアレイＬＳＩにマスク読出し専用メモリ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ： ＲＯＭ）を内蔵させる
ことによって、１つのＬＳＩチップでの機能の大幅拡大
が可能で、実効的に集積度の向上したしかも、独立して
成程度の論理動作の可能なゲートアレイＬＳＩを提供す
るものである。
ートアレイＬＳＩにマスク読出し専用メモリ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ： ＲＯＭ）を内蔵させる
ことによって、１つのＬＳＩチップでの機能の大幅拡大
が可能で、実効的に集積度の向上したしかも、独立して
成程度の論理動作の可能なゲートアレイＬＳＩを提供す
るものである。
第２図はこの発明の一実施例のレイアウトパターンの概
念図で、第１図の従来例と同一符号は同等部分を示すも
ので、その説明は重複を避ける。
念図で、第１図の従来例と同一符号は同等部分を示すも
ので、その説明は重複を避ける。
図において、（４）はマスクＲＯＭ部で、論理ブロック
ｉｌ＋と同様に最初から設けられており、その内容は論
理ブロック（１）による論理構成と同様に顧客の要求に
応じて書き込むものである。勿論、マスクＲＯＭ部はゲ
ートアレイの構成上チップのどの部分に置いてもよい。
ｉｌ＋と同様に最初から設けられており、その内容は論
理ブロック（１）による論理構成と同様に顧客の要求に
応じて書き込むものである。勿論、マスクＲＯＭ部はゲ
ートアレイの構成上チップのどの部分に置いてもよい。
このマスクＲＯＭ部（４）は、従来のゲートアレイＬＥ
ＩＩと同じ手順で製作することができる、すなわち、配
線領域（２１ＱＯＡＤにより論理ブロック（１）間を自
動配線したように、マスクＲＯＭ部（４）のアドレス部
分と論理ブロック＋ｌ＋とはあらかじめ定義された論理
接続情報によって自動的に結線される。一方、マスクＲ
ＯＭ部（４）の内容は、マイコンの応用プログラムの内
容であり、通常デノくラグ用に消去書込可能ＲＯＭ （
ｌＰＲＯＭ ）で試作した内容をマスクＲＯＭパターン
自動発生装置で論理ブロック配線後出力することができ
、ゲートアレイ結線用マスク（カスタムマスク）に合成
することが可能である。
ＩＩと同じ手順で製作することができる、すなわち、配
線領域（２１ＱＯＡＤにより論理ブロック（１）間を自
動配線したように、マスクＲＯＭ部（４）のアドレス部
分と論理ブロック＋ｌ＋とはあらかじめ定義された論理
接続情報によって自動的に結線される。一方、マスクＲ
ＯＭ部（４）の内容は、マイコンの応用プログラムの内
容であり、通常デノくラグ用に消去書込可能ＲＯＭ （
ｌＰＲＯＭ ）で試作した内容をマスクＲＯＭパターン
自動発生装置で論理ブロック配線後出力することができ
、ゲートアレイ結線用マスク（カスタムマスク）に合成
することが可能である。
」二記実施例ではマスクＲＯＭｔ内蔵したゲートアレイ
ＬＳＩの場合について説明したがＲＯＭの部分は、ＥＰ
ＲＯＭ、電気的書き換え可能Ｂ、 ＯＭ （Ｋ ＡＲＯ
Ｍ）、フィールドプログラマブルＲｏＭ（ＦｐｎｏｒＡ
）等であってもよく上記実施例と同様もしくはそれ以上
の効果を生じる。
ＬＳＩの場合について説明したがＲＯＭの部分は、ＥＰ
ＲＯＭ、電気的書き換え可能Ｂ、 ＯＭ （Ｋ ＡＲＯ
Ｍ）、フィールドプログラマブルＲｏＭ（ＦｐｎｏｒＡ
）等であってもよく上記実施例と同様もしくはそれ以上
の効果を生じる。
以上説明したように、この発明になるゲートアレイＬ８
工ではそのチップ内にマスクＲＯＭ部を設け、ゲートア
レイによる論理構成と、マスクＲＯＭへの書き込みとを
顧客の要求に応するように行うようにしたので、１つの
ＬＳＩチップでの機能は大幅に拡大でき、実効的に集積
度を向上したことになる。これに伴って小量多品種のセ
ミカスタムの１チツプのマイクロコンピュータも開発可
能となり、しかも、論理部とＲＯＭ部とに同時に開発で
きるので開発所袈期間を短縮できる。
工ではそのチップ内にマスクＲＯＭ部を設け、ゲートア
レイによる論理構成と、マスクＲＯＭへの書き込みとを
顧客の要求に応するように行うようにしたので、１つの
ＬＳＩチップでの機能は大幅に拡大でき、実効的に集積
度を向上したことになる。これに伴って小量多品種のセ
ミカスタムの１チツプのマイクロコンピュータも開発可
能となり、しかも、論理部とＲＯＭ部とに同時に開発で
きるので開発所袈期間を短縮できる。
第１図は従来のゲートアレイＬＳＩのレイアウトパター
ンを示す概念図、第２図はこの発明の一実施例のレイア
ウトパターンを示す概念図である０図において、（１）
は論理ゲートか配置された論理ブロック、（２）は配線
領域、（３）はポンディンクツくラド部、（４）はマス
クＲＯＭ部である。 なお、図中同一符号は同一または和尚部分を示す０ 代理人 大岩増雄
ンを示す概念図、第２図はこの発明の一実施例のレイア
ウトパターンを示す概念図である０図において、（１）
は論理ゲートか配置された論理ブロック、（２）は配線
領域、（３）はポンディンクツくラド部、（４）はマス
クＲＯＭ部である。 なお、図中同一符号は同一または和尚部分を示す０ 代理人 大岩増雄
Claims (1)
- （１） 半製品段階においては複数個の論理ゲートが相
互間の接続に自由度をもった状態で配置された論理ブロ
ック部と上記論理ゲート間の接続か可能なように設けら
れた配線領域とを１つの半導体チップ内に備え、顧客の
要求に応じて上記配線領域を介して上記論理ゲート間に
接続を施し上記要求に合致した論理構成を完成させるも
のにおいて、上記半導体チップ内にマスク読出し専用メ
モリを設け、上記顧客の要求に応じて上記論理ゲート間
の接続と同時に上記マスク読み出し専用メモリの内容を
書込むようにしたことを特徴とするゲートアレイ集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222684A JPS60113948A (ja) | 1983-11-26 | 1983-11-26 | ゲ−トアレイ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222684A JPS60113948A (ja) | 1983-11-26 | 1983-11-26 | ゲ−トアレイ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113948A true JPS60113948A (ja) | 1985-06-20 |
Family
ID=16786293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222684A Pending JPS60113948A (ja) | 1983-11-26 | 1983-11-26 | ゲ−トアレイ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113948A (ja) |
-
1983
- 1983-11-26 JP JP58222684A patent/JPS60113948A/ja active Pending
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