JPS60120455A - バス線制御装置 - Google Patents
バス線制御装置Info
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- JPS60120455A JPS60120455A JP22766983A JP22766983A JPS60120455A JP S60120455 A JPS60120455 A JP S60120455A JP 22766983 A JP22766983 A JP 22766983A JP 22766983 A JP22766983 A JP 22766983A JP S60120455 A JPS60120455 A JP S60120455A
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- bus
- line
- signal line
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、バス線制御装置、特に同一装置内で複数種類
のバス、例えば同期バスと非同期バスとを有する如きシ
ステムにおけるバス線制御装置に関するものである。
のバス、例えば同期バスと非同期バスとを有する如きシ
ステムにおけるバス線制御装置に関するものである。
（技術の背景と問題点）
従来、同一装置内に転送能力の大なる同期ハスとバスの
拡張性の容易な非同期バス等とを有する場合には、夫々
データ信号線、アドレス信号線および各種制御信号線を
各バス毎に別個に設けていた。
拡張性の容易な非同期バス等とを有する場合には、夫々
データ信号線、アドレス信号線および各種制御信号線を
各バス毎に別個に設けていた。
このため、前記装置から外部に接続する信号線は夫々別
個に同期バス用と非同期バス用のものとを準備する必要
があり、ピン数が非常に多くなってしまうと共に、バン
クパネルのビン数の制約により、非同期バスや同期バス
に接続できるチャネル数が例えば非同期バスに６台、同
期バスには４台の如く固定されてしまい、チャネル数の
柔軟なシステムを構成し難いという問題点があった。
個に同期バス用と非同期バス用のものとを準備する必要
があり、ピン数が非常に多くなってしまうと共に、バン
クパネルのビン数の制約により、非同期バスや同期バス
に接続できるチャネル数が例えば非同期バスに６台、同
期バスには４台の如く固定されてしまい、チャネル数の
柔軟なシステムを構成し難いという問題点があった。
また、同期バスと非同期バスの如く制御が異なる複数種
類のバスをＣＰＵ （プロセッサ）に接続する場合には
、信号接続線が多くなり、バス制御回路数が大幅に増大
してしまうという問題点もあった。
類のバスをＣＰＵ （プロセッサ）に接続する場合には
、信号接続線が多くなり、バス制御回路数が大幅に増大
してしまうという問題点もあった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり、同
一装置内で制御が異なる複数種類のバスのうち各ハス固
有の制御線のみを別個に用意し。
一装置内で制御が異なる複数種類のバスのうち各ハス固
有の制御線のみを別個に用意し。
他のアドレスバスおよびデータバス等は共通に使うこと
により、バスの転送能力を低下させることなくチャネル
を接続するに際して柔軟性を持たせると共にバス制御の
ための回路数の削減を図ることにある。そのため１本発
明のバス線制御装置は。
により、バスの転送能力を低下させることなくチャネル
を接続するに際して柔軟性を持たせると共にバス制御の
ための回路数の削減を図ることにある。そのため１本発
明のバス線制御装置は。
マスク装置とスレーブ装置とを接続する複数種類のバス
に対応してアドレス信号線およびデータ信号線を共通に
設けると共に、前記スレーブ装置は前記複数種類のバス
のいずれか１つの種類のバスに対応した制御信号線に夫
々連繋されてなり、前記データ信号線およびアドレス信
号線を含む共用線を切り換えると共に前記制御信号線を
選択的に使用して、複数のバスを切り換えて使用するこ
とを特徴としている。
に対応してアドレス信号線およびデータ信号線を共通に
設けると共に、前記スレーブ装置は前記複数種類のバス
のいずれか１つの種類のバスに対応した制御信号線に夫
々連繋されてなり、前記データ信号線およびアドレス信
号線を含む共用線を切り換えると共に前記制御信号線を
選択的に使用して、複数のバスを切り換えて使用するこ
とを特徴としている。
（発明の実施例）
以下図面に基づいて本発明の詳細な説明する。
第１図は従来のバス線制御装置例、第２図は本発明の１
実施例、第３図は第２図図示本発明の１実施例の非同期
バスに対応するアクセス制御を説明する説明図、第４図
は第２図図示本発明の１実施例の同期バスに対応するア
クセス制御を説明する説明図を示す。
実施例、第３図は第２図図示本発明の１実施例の非同期
バスに対応するアクセス制御を説明する説明図、第４図
は第２図図示本発明の１実施例の同期バスに対応するア
クセス制御を説明する説明図を示す。
図中、１．１’ はＣＰＵ、２は非同期バス、３は同期
バス、４−０ないし４−３．４’−０ないし４”−３は
夫々チャネル、５は非同期専用制御信号線、６は同期専
用制御信号線、７は共用線を表す。
バス、４−０ないし４−３．４’−０ないし４”−３は
夫々チャネル、５は非同期専用制御信号線、６は同期専
用制御信号線、７は共用線を表す。
第１図において、ＣＰＵＩには非同期バス２と同期バス
３とが接続され、非同期バス２にはチャネルＣＨＯ（４
−１）とチャネルＣＨＩ （４−１）とが接続され、同
期バス３にはチャネルＣＨ２（４−２）とチャネルＣＨ
３（４−３）とが接続されている。
３とが接続され、非同期バス２にはチャネルＣＨＯ（４
−１）とチャネルＣＨＩ （４−１）とが接続され、同
期バス３にはチャネルＣＨ２（４−２）とチャネルＣＨ
３（４−３）とが接続されている。
このように同期バス３と非同期バス２とが夫々別個にデ
ータ信号線、アドレス信号線および各種制御信号線を備
えた従来のバス線制御装置では。
ータ信号線、アドレス信号線および各種制御信号線を備
えた従来のバス線制御装置では。
信号線の数が非常に多くなってしまい、外部装置と接続
するためのバンクパネルから出すピン数に不足が生じる
という問題点があった。
するためのバンクパネルから出すピン数に不足が生じる
という問題点があった。
そこで本発明では、複数のバスのうち各バス固有の制御
信号線のみを別個に設け、他のデータ信号線、アドレス
信号線およびリード／ライト等の共通に使用可能な制御
信号線を共用することにより、信号線の総数を減らして
バス転送能力を増大されると共に接続可能なチャネルの
数に柔軟性を持たせることとしている。以下説明する。
信号線のみを別個に設け、他のデータ信号線、アドレス
信号線およびリード／ライト等の共通に使用可能な制御
信号線を共用することにより、信号線の総数を減らして
バス転送能力を増大されると共に接続可能なチャネルの
数に柔軟性を持たせることとしている。以下説明する。
第２図において、ＣＰＵＩ’ には非同期専用制御信号
線５．同期専用制御信号線６およびデータ信号線やアド
レス信号線等からなる共用線７が接続されている。非同
期装置であるチャネルＣＨＯ（４’−０）およびチャネ
ルＣＨＩ （４° −１）には非同期専用制御信号線５
および共用線７が接続され、同期装置であるチャネルＣ
Ｈ２（４’ −２）およびチャネルＣＨ３（４’−３）
には同期専用制御信号線６および共用線７が接続されて
いる。
線５．同期専用制御信号線６およびデータ信号線やアド
レス信号線等からなる共用線７が接続されている。非同
期装置であるチャネルＣＨＯ（４’−０）およびチャネ
ルＣＨＩ （４° −１）には非同期専用制御信号線５
および共用線７が接続され、同期装置であるチャネルＣ
Ｈ２（４’ −２）およびチャネルＣＨ３（４’−３）
には同期専用制御信号線６および共用線７が接続されて
いる。
ＣＰＵＩｏは共用線７の使用を各チャネルからのバス専
有要求信号に基づき割り当てている。同時に複数のバス
専有要求信号があった場合には優先順位１例えば高速デ
ータ転送可能な同期バスとしての使用に第１順位、バス
の拡張性に優れた非同期バスとしての使用に第２順位等
に従って割り当てている。
有要求信号に基づき割り当てている。同時に複数のバス
専有要求信号があった場合には優先順位１例えば高速デ
ータ転送可能な同期バスとしての使用に第１順位、バス
の拡張性に優れた非同期バスとしての使用に第２順位等
に従って割り当てている。
まず、非同期バスの制御例として１例えば第２図図示チ
ャネルＣＨＯ（４’−０）がＤＭＡ （ダイレクト・メ
モリ・アクセス〉転送によるリード制御を行う場合につ
いて第３図に基づいて説明する。
ャネルＣＨＯ（４’−０）がＤＭＡ （ダイレクト・メ
モリ・アクセス〉転送によるリード制御を行う場合につ
いて第３図に基づいて説明する。
第３図図中左端の矢印は信号あるいはデータ等が伝送さ
れる方向１例えば左向きの矢印はチャネルからＣＰＵＩ
あるいはメモリに伝送され、右向きの矢印はＣＰＵＩあ
るいはメモリからチャネルに伝送されることを示す。
れる方向１例えば左向きの矢印はチャネルからＣＰＵＩ
あるいはメモリに伝送され、右向きの矢印はＣＰＵＩあ
るいはメモリからチャネルに伝送されることを示す。
図示ＭＣＬＫ信号はマスククロック信号波形を示し、チ
ャネル等が同期して各種処理を実行するために用いるク
ロック信号波形を示す。該ＭＣＬＫ信号の周期は非同期
バスの拡張性、即ち低速動作のチャネル等にも接続可能
とするために１例えば７００ｎｓと長くしである。
ャネル等が同期して各種処理を実行するために用いるク
ロック信号波形を示す。該ＭＣＬＫ信号の周期は非同期
バスの拡張性、即ち低速動作のチャネル等にも接続可能
とするために１例えば７００ｎｓと長くしである。
図示ＤＭＡＲＱ信号はＤＭＡ転送要求の信号波形を示す
。図示■はチャネルＣＨＯ（４’ −０）がＤＭＡ転送
するために共用線７の使用をＣＰＵ１に要求した状態を
示す。
。図示■はチャネルＣＨＯ（４’ −０）がＤＭＡ転送
するために共用線７の使用をＣＰＵ１に要求した状態を
示す。
図示ＤＭＡＧＲ信号は共用線７の使用許可信号波形を示
す。即ち前記ＤＭＡＲＱ信号の通知を受けたＣＰＵＩが
共用線７が競合状態にあるか否かを判断すると共に同時
に通知を受けた場合には優先度を判断し、これらの条件
が満たされた場合にＨレベルのＤＭＡＧＲ信号（図示■
）をチャネルＣＨＯ（４°−０）に送出する状態を示す
。
す。即ち前記ＤＭＡＲＱ信号の通知を受けたＣＰＵＩが
共用線７が競合状態にあるか否かを判断すると共に同時
に通知を受けた場合には優先度を判断し、これらの条件
が満たされた場合にＨレベルのＤＭＡＧＲ信号（図示■
）をチャネルＣＨＯ（４°−０）に送出する状態を示す
。
図示アドレス線の信号はチャネルＣＩ（Ｏ（４’−〇）
が共用線７内のアドレス信号線に所定のアドレス信号を
送出した状態の波形を示す。この際。
が共用線７内のアドレス信号線に所定のアドレス信号を
送出した状態の波形を示す。この際。
チャネルＣＨＯ（４°−０）はＤＳＶ ＋信号がＬレベ
ルにあること、即ち他の装置がアドレス信号線を使用し
ていないことを確認してからアドレス信号線に所定のア
ドレス信号を送出する（図示■）。
ルにあること、即ち他の装置がアドレス信号線を使用し
ていないことを確認してからアドレス信号線に所定のア
ドレス信号を送出する（図示■）。
図示データ線の信号はメモリから読み出されたデータの
波形を示す。
波形を示す。
図示ＤＳＶ ＋信号は非同期バスのストローブ信号波形
を示す。チャネルＣＨＯ（４′−０）はＤＳＶｉ信号が
Ｌレベルにあることおよびハスのスキュー等を考慮して
Ｈレベルの信号を送出する。
を示す。チャネルＣＨＯ（４′−０）はＤＳＶｉ信号が
Ｌレベルにあることおよびハスのスキュー等を考慮して
Ｈレベルの信号を送出する。
ＭＨレベルのＤＳＶ ＋信号によりメモリのアクセスが
開始される（図示■）。
開始される（図示■）。
図示ＲＥＡＤ／ＷＯＲＤ信号はメモリから読み出す制御
信号あるいはメモリに書き込む信号波形を示す。本例で
はメモリから読み出す信号であるＨレベルの信号を送出
した状態を示す（図示■）。
信号あるいはメモリに書き込む信号波形を示す。本例で
はメモリから読み出す信号であるＨレベルの信号を送出
した状態を示す（図示■）。
図示５ＲＶＯ信号はサービスアウト信号波形を示し、メ
モリからチャネルＣＨＯ（４’−０）に応答された信号
波形を示す。そして、チャネルＣＨＯ（４“−〇）はバ
スのスキュー等を考慮してデータを読み取った後（図示
■）、共用線７即ちアドレス信号線、データ信号線等を
開放する（図示■）。
モリからチャネルＣＨＯ（４’−０）に応答された信号
波形を示す。そして、チャネルＣＨＯ（４“−〇）はバ
スのスキュー等を考慮してデータを読み取った後（図示
■）、共用線７即ちアドレス信号線、データ信号線等を
開放する（図示■）。
次に、同期ハスの制御例として１例えば第２図図示チャ
ネルＣＨ２（４’−２）がＤＭＡ転送によるリード制御
を行う場合について第４図に基づいて説明する。
ネルＣＨ２（４’−２）がＤＭＡ転送によるリード制御
を行う場合について第４図に基づいて説明する。
図示ＣＬＫ信号はクロック信号波形を示し、ＣＰＵＩお
よびチャネル等が同期して各種処理を実行するために用
いるクロック信号波形を示す。該ＣＬＫ信号の周期は非
同期バスのＭＣＬＫ信号に比し速（１例えば１２５ｎｓ
と短かくしである。
よびチャネル等が同期して各種処理を実行するために用
いるクロック信号波形を示す。該ＣＬＫ信号の周期は非
同期バスのＭＣＬＫ信号に比し速（１例えば１２５ｎｓ
と短かくしである。
これはＣＰＵＩ、チャネルおよびメモリ等が全て同期し
て動作するために共用線７内のアドレス信号線やデータ
信号線等を確保するいわゆる支配権を得るに短時間で足
りること、およびデータ信号線上のデータを取り込む場
合に非同期バスにおけるように一々同期を取る必要がな
いために、高速に取り込みを行い得ることのためである
。
て動作するために共用線７内のアドレス信号線やデータ
信号線等を確保するいわゆる支配権を得るに短時間で足
りること、およびデータ信号線上のデータを取り込む場
合に非同期バスにおけるように一々同期を取る必要がな
いために、高速に取り込みを行い得ることのためである
。
図示ＤＲＱＴ信号はＤＭＡ転送要求の信号波形を示す。
図示■はチャネルＣＨ２（４°−２）がＤＭＡ転送する
ために共用線７の使用をＣＰＵＩに要求した状態を示す
。
ために共用線７の使用をＣＰＵＩに要求した状態を示す
。
図示ＤＧＲＴ信号は共用線７の使用許可信号波形を示す
。即ち前記ＤＲＱＴ信号の通知を受けたＣＰＵＩが共用
線７が競合状態にあるか否かを判断すると共に同時に通
知を受けた場合には優先度を判断し、これらの条件が満
たされた場合にＨレベルのＤＧＲＴ信号（図示■）を送
出する状態を示す。一般に前述した非同期バスの場合の
ＤＭＡＲＱ信号と高速転送可能な同期バスの場合のＤＲ
ＱＴ信号とが同時にＣＰＵＩに送出された時には。
。即ち前記ＤＲＱＴ信号の通知を受けたＣＰＵＩが共用
線７が競合状態にあるか否かを判断すると共に同時に通
知を受けた場合には優先度を判断し、これらの条件が満
たされた場合にＨレベルのＤＧＲＴ信号（図示■）を送
出する状態を示す。一般に前述した非同期バスの場合の
ＤＭＡＲＱ信号と高速転送可能な同期バスの場合のＤＲ
ＱＴ信号とが同時にＣＰＵＩに送出された時には。
システム全体の転送速度を高めるためにＤＲＱＴ信号に
対する応答信号（ＤＧＲＴ信号）が返送される。
対する応答信号（ＤＧＲＴ信号）が返送される。
図示アドレス信号線の信号はチャネルＣＨ２（４”−２
）が共用線７内のアドレス信号線に所定のアドレス信号
を送出した状態の波形を示す。この際、チャネルＣＨ２
（４’−２）はＨレベルのＤＧＲＴ信号を受信すると同
時にＣＬＫ信号に同期してアドレスバスに所定のアドレ
ス信号を送出する（図示■）。非同期バスの場合のよう
にバスの使用状態をチェックすることはしないから、バ
スの支配権確立が短時間に行われる。
）が共用線７内のアドレス信号線に所定のアドレス信号
を送出した状態の波形を示す。この際、チャネルＣＨ２
（４’−２）はＨレベルのＤＧＲＴ信号を受信すると同
時にＣＬＫ信号に同期してアドレスバスに所定のアドレ
ス信号を送出する（図示■）。非同期バスの場合のよう
にバスの使用状態をチェックすることはしないから、バ
スの支配権確立が短時間に行われる。
図示データ線の信号はメモリから読み出された０
データの波形を示す。
図示５ＲＶＯ信号はサービスアウト信号波形を示し、メ
モリからチャネルＣＨ２（４”−２）に応答された信号
波形を示す。そして、チャネルＣＨ２（４’−２）はバ
スのスキュー等を考慮してデータを読み取った後（図示
■）、共用線７即ちアドレス信号線、データ信号線等を
開放する（図示■）。
モリからチャネルＣＨ２（４”−２）に応答された信号
波形を示す。そして、チャネルＣＨ２（４’−２）はバ
スのスキュー等を考慮してデータを読み取った後（図示
■）、共用線７即ちアドレス信号線、データ信号線等を
開放する（図示■）。
図示ＲＥＡＤ／ＷＯＲＤ信号はメモリから読み出す制御
信号あるいはメモリに書き込む信号波形を示す。本例で
は、メモリから読み出す信号であるＨレベルの制御信号
を送出した状態を示す（図示■）。
信号あるいはメモリに書き込む信号波形を示す。本例で
は、メモリから読み出す信号であるＨレベルの制御信号
を送出した状態を示す（図示■）。
（発明の効果）
以上説明した如く１本発明によれば、データ信号線やア
ドレス信号線等の共用線７を使用してアクセスを行うた
め、アクセスに必要な接続信号線の数が削減出来ると共
に複数のハス制御のために必要な回路素子の数を削減出
来る。また、複数のバスのうち各バス固有の制御線のみ
を別個に用意し、各ハス固有の制御線に順次信号を送出
して共用線７を夫々独占的に使用してデータのアクセス
を行っているため、バスの転送能力を低下させることな
く、かつ接続バス数を容易に拡張することが出来る。
ドレス信号線等の共用線７を使用してアクセスを行うた
め、アクセスに必要な接続信号線の数が削減出来ると共
に複数のハス制御のために必要な回路素子の数を削減出
来る。また、複数のバスのうち各バス固有の制御線のみ
を別個に用意し、各ハス固有の制御線に順次信号を送出
して共用線７を夫々独占的に使用してデータのアクセス
を行っているため、バスの転送能力を低下させることな
く、かつ接続バス数を容易に拡張することが出来る。
【図面の簡単な説明】
第１図は従来のバス線制御装置例、第２図は本発明の１
実施例、第３図は第２図図示本発明の１実施例の非同期
ハスに対応するアクセス制御を説明する説明図、第４図
は第２図図示本発明の１実施例の同期バスに対応するア
クセス制御を説明する説明図を示す。 図中、１゛ はＣＰＵ、４°−０ないし４゛−３はチャ
ネル、５は非同期専用制御信号線、６は同期専用制御信
号線、７は共用線を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
実施例、第３図は第２図図示本発明の１実施例の非同期
ハスに対応するアクセス制御を説明する説明図、第４図
は第２図図示本発明の１実施例の同期バスに対応するア
クセス制御を説明する説明図を示す。 図中、１゛ はＣＰＵ、４°−０ないし４゛−３はチャ
ネル、５は非同期専用制御信号線、６は同期専用制御信
号線、７は共用線を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
Claims (1)
- 【特許請求の範囲】 マスク装置とスレーブ装置とを接続する複数種類のバス
に対応してアドレス信号線およびデータ信号線を共通に
設けると共に、前記スレーブ装置は前記複数種類のバス
のいずれか１つの種類のバスに対応した制御信号線に夫
々連繋されてなり。 前記データ信号線およびアドレス信号線を含む共用線を
切り換えると共に前記制御信号線を選択的に使用して、
複数のバスを切り換えて使用することを特徴とするバス
線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22766983A JPS60120455A (ja) | 1983-12-01 | 1983-12-01 | バス線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22766983A JPS60120455A (ja) | 1983-12-01 | 1983-12-01 | バス線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120455A true JPS60120455A (ja) | 1985-06-27 |
Family
ID=16864472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22766983A Pending JPS60120455A (ja) | 1983-12-01 | 1983-12-01 | バス線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120455A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119638A (en) * | 1977-03-28 | 1978-10-19 | Sanyo Electric Co Ltd | Input-output control system of electronic computer |
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57106936A (en) * | 1980-12-24 | 1982-07-03 | Fujitsu Ltd | Interface controlling system |
-
1983
- 1983-12-01 JP JP22766983A patent/JPS60120455A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119638A (en) * | 1977-03-28 | 1978-10-19 | Sanyo Electric Co Ltd | Input-output control system of electronic computer |
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57106936A (en) * | 1980-12-24 | 1982-07-03 | Fujitsu Ltd | Interface controlling system |
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