JPS60122444A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPS60122444A JPS60122444A JP59173269A JP17326984A JPS60122444A JP S60122444 A JPS60122444 A JP S60122444A JP 59173269 A JP59173269 A JP 59173269A JP 17326984 A JP17326984 A JP 17326984A JP S60122444 A JPS60122444 A JP S60122444A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想記憶方式の計算機において、プログラム
で使用する論理アドレスと、実際に記憶装置の参照を行
なう実アドレスとの間のアドレス変換装置に関するもの
である。
で使用する論理アドレスと、実際に記憶装置の参照を行
なう実アドレスとの間のアドレス変換装置に関するもの
である。
第１図（Ａ）に中央処理装置（以後ＢＰＵと略す）にお
ける従来のアドレス変換方式を示す。プログラムで使用
されるアドレスは、論理アドレスとして、論理アドレス
・レジスタ（Ｌ Ａ Ｒと略す）４に設定される。ＢＰ
Ｕの動作状態を示すレジスタ２ （ＰＳＷと略す）のあ
る１ビツトの値１または０によりアドレス変換モード（
Ｔモードと略す）または非アドレス変換モード（Ｔモー
ドと略す）が示される。仮想記憶装置、実記憶装置はペ
ージと呼ばれる領域に分割されている。さらに、連続す
る仮想ページのいくつかを集めて、セグメントと呼んで
いる。Ｔモードのときは、論理アドレスは、アドレス変
換機構１により実アドレスに変換される。Ｔモードのと
きは、論理アドレスは、変換を受けず、そのまま実アド
レスとして使用される。
ける従来のアドレス変換方式を示す。プログラムで使用
されるアドレスは、論理アドレスとして、論理アドレス
・レジスタ（Ｌ Ａ Ｒと略す）４に設定される。ＢＰ
Ｕの動作状態を示すレジスタ２ （ＰＳＷと略す）のあ
る１ビツトの値１または０によりアドレス変換モード（
Ｔモードと略す）または非アドレス変換モード（Ｔモー
ドと略す）が示される。仮想記憶装置、実記憶装置はペ
ージと呼ばれる領域に分割されている。さらに、連続す
る仮想ページのいくつかを集めて、セグメントと呼んで
いる。Ｔモードのときは、論理アドレスは、アドレス変
換機構１により実アドレスに変換される。Ｔモードのと
きは、論理アドレスは、変換を受けず、そのまま実アド
レスとして使用される。
以下にＴモードのときの変換を第１図にしたがって、説
明する。５．はアドレス変換早見表で、論理ページ番号
と、実ページ番号の対応を記憶する連想記憶装置で°あ
る。ＬＡＲ４の値で示される論理ページ番号は、まず、
５．に送られ、７．の比較器により比較され、一致した
ら実ページ番号Ｐ′が、ページ・アドレス・レジスタ（
ＰＡＲと略す）８．に設定される。５．に登録されてい
ないときは、論理ページ番号は、実メモリ上の変換テー
ブルを使用するアドレス変換機構（ＤＡＴと略す）９．
による変換を受け、実アドレスに変換される。その変換
後アドレスは、データ・バス１６、を経由して、次の参
照のときのために早見表５．に書き込まれる。
明する。５．はアドレス変換早見表で、論理ページ番号
と、実ページ番号の対応を記憶する連想記憶装置で°あ
る。ＬＡＲ４の値で示される論理ページ番号は、まず、
５．に送られ、７．の比較器により比較され、一致した
ら実ページ番号Ｐ′が、ページ・アドレス・レジスタ（
ＰＡＲと略す）８．に設定される。５．に登録されてい
ないときは、論理ページ番号は、実メモリ上の変換テー
ブルを使用するアドレス変換機構（ＤＡＴと略す）９．
による変換を受け、実アドレスに変換される。その変換
後アドレスは、データ・バス１６、を経由して、次の参
照のときのために早見表５．に書き込まれる。
Ｔ、Ｔモードに関係なく、実アドレスは、ストレジ・ア
ドレス・レジスタ（ＳＡＲと略す）１０゜に送られ、指
定された実アドレスのデータがストレジ・データ・レジ
スタ（ＳＤＲと略す）Ｉ２゜に設定される。１１．は主
記憶装置である。
ドレス・レジスタ（ＳＡＲと略す）１０゜に送られ、指
定された実アドレスのデータがストレジ・データ・レジ
スタ（ＳＤＲと略す）Ｉ２゜に設定される。１１．は主
記憶装置である。
第２図は、従来の入出力を制御するチャネル装置２８の
機能を示す。すなわち、ＢＰＵにより、チャネル２８．
六入出力の起動がかかると、チャネルは、レジスタ２１
に示される固定実番地βよリチャネル・アドレス・ワー
ドを読み出し、指令・アドレス・レジスタ（ＣＡＲと略
す）２２に設定する。チャネル・アドレス・ワードには
、主記憶装置Ｊ１に用意されたチャネル動作を指示する
指令群の先頭実アドレスと、保護キーとが記憶されてお
り、これらが、ＣＡＲ・２２に設定される訳である。Ｃ
ＡＲ・２２により指し示された主記憶装置１１上のチャ
ネル指令は、チャネル指令記憶レジスタ（ＣＣＲと略す
）２３に取り込まれ、そこで解釈されて、入出力制御装
置２６へ送られる。また、その指令がチャネル内でのブ
ランチを表わす場合は、そのブランチ先の実アドレスを
データ線３４を介してＣＡ、 Ｒ・２２に送り、次に取
り出すべき指令のアドレスを変更する。そうでないとき
は、ＣＡＲ・２２の値は、次の指令アドレスを指すよう
に一定値だけ増加される。以上が、従来のアドレス変換
方法、およびチャネル動作の概要である。
機能を示す。すなわち、ＢＰＵにより、チャネル２８．
六入出力の起動がかかると、チャネルは、レジスタ２１
に示される固定実番地βよリチャネル・アドレス・ワー
ドを読み出し、指令・アドレス・レジスタ（ＣＡＲと略
す）２２に設定する。チャネル・アドレス・ワードには
、主記憶装置Ｊ１に用意されたチャネル動作を指示する
指令群の先頭実アドレスと、保護キーとが記憶されてお
り、これらが、ＣＡＲ・２２に設定される訳である。Ｃ
ＡＲ・２２により指し示された主記憶装置１１上のチャ
ネル指令は、チャネル指令記憶レジスタ（ＣＣＲと略す
）２３に取り込まれ、そこで解釈されて、入出力制御装
置２６へ送られる。また、その指令がチャネル内でのブ
ランチを表わす場合は、そのブランチ先の実アドレスを
データ線３４を介してＣＡ、 Ｒ・２２に送り、次に取
り出すべき指令のアドレスを変更する。そうでないとき
は、ＣＡＲ・２２の値は、次の指令アドレスを指すよう
に一定値だけ増加される。以上が、従来のアドレス変換
方法、およびチャネル動作の概要である。
以下に、従来方式の問題点をのべる。
仮想計算機（以下ＶＭと略す）システムにおいては、ひ
とつの実計算機の下に、いくつかの論理４− 的な計算機（すなわちＶＭ）を定義することができる。
とつの実計算機の下に、いくつかの論理４− 的な計算機（すなわちＶＭ）を定義することができる。
各ＶＭの記憶装置は、主記憶装置への写像により実現さ
れる仮想記憶装置である。各ＶＭには、そのＶＭ用のオ
ペレーティング・システム（以下Ｏ８と略す）がロード
され、そのＯ８の下でアプリケーション・プログラムが
動作する。
れる仮想記憶装置である。各ＶＭには、そのＶＭ用のオ
ペレーティング・システム（以下Ｏ８と略す）がロード
され、そのＯ８の下でアプリケーション・プログラムが
動作する。
Ｏ８が、さらに自分自身の仮想記憶装置をサポートする
場合は、記憶装置の階層は、第５図に示すように３段階
になる。レベル１は、すなわち主記憶装置である。レベ
ル１のＣＰは、仮想計算機システム全体を制御するプロ
グラムである。レベル２はＶＭ自身の記憶装置（実は仮
想記憶）、レベル３はＶＭ上のＯ８の生成する仮想記憶
装置である。
場合は、記憶装置の階層は、第５図に示すように３段階
になる。レベル１は、すなわち主記憶装置である。レベ
ル１のＣＰは、仮想計算機システム全体を制御するプロ
グラムである。レベル２はＶＭ自身の記憶装置（実は仮
想記憶）、レベル３はＶＭ上のＯ８の生成する仮想記憶
装置である。
さて、このようなシステムの中の、いくつかのＶＭを高
速化したい場合は、そのＶＭの記憶装置（すなわちレベ
ル２メモリ）全体をレベル１メモリへ常駐化することに
なる。常駐化の方法としては、従来から行なわれている
レベル２アドレスニレベル１アドレスとする方法がある
が、この方法は唯ひとつのＶＭに対してのみ有効である
。他のＶＭについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス対応関
係が任意だと、レベル２メモリ」二のチャネル指令群（
論理指令群）をレベル１メモリ上のチャネル指令群（実
指令群）に変換するための処理が必要となり高速化が望
めない。そこで、第５図に示すように、レベル１上に位
置をずらして常駐化するようにすれば、 レベル２アドレス＋α＝レベル１アドレスという関係が
成立するので、チャネル指令群の変換処理が簡単となり
、それに要する時間が減るので性能をあげることができ
る。しかし、変換処理をプログラムで行なうので、その
処理時間をへらすには限度がある。その上、チャネル指
令群の動的変更をサポートするには、Ｏ８との特殊な提
携機能が必要となる。さらにアドレス対応関係が簡単で
あるにもかかわらず、レベル２からレベル１への写像テ
ーブル（実ＳＴ／ＰＴと略す。ＳＴ：セグメント・テー
ブル、ＰＴ：ページ・テーブル）を省くことができない
。一般的なストレジ対応関係では、レベレ３からレベル
】へのアドレス対応関係を表わすシャドウ・テーブルが
ＣＰにより作られる。シャドウ・テーブルは、仮想ＳＴ
／ＰＴ（レベル３からレベル２へのアドレス変換テーブ
ル）と実ＳＴ／ＰＴ （レベル２からレベル１へのアド
レス変換テーブル）とを併合して作られる。
速化したい場合は、そのＶＭの記憶装置（すなわちレベ
ル２メモリ）全体をレベル１メモリへ常駐化することに
なる。常駐化の方法としては、従来から行なわれている
レベル２アドレスニレベル１アドレスとする方法がある
が、この方法は唯ひとつのＶＭに対してのみ有効である
。他のＶＭについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス対応関
係が任意だと、レベル２メモリ」二のチャネル指令群（
論理指令群）をレベル１メモリ上のチャネル指令群（実
指令群）に変換するための処理が必要となり高速化が望
めない。そこで、第５図に示すように、レベル１上に位
置をずらして常駐化するようにすれば、 レベル２アドレス＋α＝レベル１アドレスという関係が
成立するので、チャネル指令群の変換処理が簡単となり
、それに要する時間が減るので性能をあげることができ
る。しかし、変換処理をプログラムで行なうので、その
処理時間をへらすには限度がある。その上、チャネル指
令群の動的変更をサポートするには、Ｏ８との特殊な提
携機能が必要となる。さらにアドレス対応関係が簡単で
あるにもかかわらず、レベル２からレベル１への写像テ
ーブル（実ＳＴ／ＰＴと略す。ＳＴ：セグメント・テー
ブル、ＰＴ：ページ・テーブル）を省くことができない
。一般的なストレジ対応関係では、レベレ３からレベル
】へのアドレス対応関係を表わすシャドウ・テーブルが
ＣＰにより作られる。シャドウ・テーブルは、仮想ＳＴ
／ＰＴ（レベル３からレベル２へのアドレス変換テーブ
ル）と実ＳＴ／ＰＴ （レベル２からレベル１へのアド
レス変換テーブル）とを併合して作られる。
レベル３上で、プログラムが動作する場合は、ハードウ
ェアのアドレス変換機構は、このシャドウ・テーブルを
用いて、レベル３からレベル１へのアドレス変換を行な
う。レベル２」二の場合は、実ＳＴ／ＰＴを用いる。
ェアのアドレス変換機構は、このシャドウ・テーブルを
用いて、レベル３からレベル１へのアドレス変換を行な
う。レベル２」二の場合は、実ＳＴ／ＰＴを用いる。
第１図（Ｂ）の９は従来のアドレス変換機構を示す。論
理アドレス・レジスタＬＡＲ４のセグメント番号フィー
ルドの値Ｓは、セグメント・テーブルＳＴのシステム先
頭実アドレスを含むレジスタ４０の値と、加算器４１に
より加算され、その結果ＳＴの対応するエントリの実ア
ドレスが得られる。そのアドレスは、主記憶装置のスト
レジ・アドレス・レジスタＳＡＲに送られ、主記憶装置
上７− のＳＴの対応エントリの値が読み出され、ストレジ・デ
ータ・レジスタＳＤＲにセットされる。第１図（Ｂ）で
は、簡単のために、このＳＡ、Ｒ，ＳＤＲは省略し、直
接ＳＴの対応エントリから読み出すような形式で結線し
である。主記憶装置上のページ・テーブルＰＴのエント
リの読み出しに対しても同様の結線を用いた。さて、読
み出されたＳＴの対応エントリの値は、対応するＰＴの
先頭実アドレスに等しく、データ線４４を経由して、１
、、 Ａ Ｒ４のＰフィールドの値Ｐとともに、加算器
４２へ送られる。その出力信号４５は、対応するＰＴの
エントリの実アドレスに等しく、このアドレス信号によ
りＰＴの対応エントリが読み出され、データ線４６に出
力される。以上の説明かられかるとおり、従来のＳＴ／
ＰＴのテーブル検索は、すべて実アドレスで行なわれて
おり、論理アドレスによる検索を行なうことはできない
。
理アドレス・レジスタＬＡＲ４のセグメント番号フィー
ルドの値Ｓは、セグメント・テーブルＳＴのシステム先
頭実アドレスを含むレジスタ４０の値と、加算器４１に
より加算され、その結果ＳＴの対応するエントリの実ア
ドレスが得られる。そのアドレスは、主記憶装置のスト
レジ・アドレス・レジスタＳＡＲに送られ、主記憶装置
上７− のＳＴの対応エントリの値が読み出され、ストレジ・デ
ータ・レジスタＳＤＲにセットされる。第１図（Ｂ）で
は、簡単のために、このＳＡ、Ｒ，ＳＤＲは省略し、直
接ＳＴの対応エントリから読み出すような形式で結線し
である。主記憶装置上のページ・テーブルＰＴのエント
リの読み出しに対しても同様の結線を用いた。さて、読
み出されたＳＴの対応エントリの値は、対応するＰＴの
先頭実アドレスに等しく、データ線４４を経由して、１
、、 Ａ Ｒ４のＰフィールドの値Ｐとともに、加算器
４２へ送られる。その出力信号４５は、対応するＰＴの
エントリの実アドレスに等しく、このアドレス信号によ
りＰＴの対応エントリが読み出され、データ線４６に出
力される。以上の説明かられかるとおり、従来のＳＴ／
ＰＴのテーブル検索は、すべて実アドレスで行なわれて
おり、論理アドレスによる検索を行なうことはできない
。
本発明は、従来技術のところで述べた問題点を解決し、
複数個の高速ＶＭを実現することを目的−８＝ とする。
複数個の高速ＶＭを実現することを目的−８＝ とする。
本願の第１の発明は、論理レベル、仮想物理レベル、実
レベル等の多階層のレベル変換を各オペレーティングシ
ステムに与えられた定数により修飾することにより行な
うことを特徴とするＢＰＵ内のアドレス変換装置。
レベル等の多階層のレベル変換を各オペレーティングシ
ステムに与えられた定数により修飾することにより行な
うことを特徴とするＢＰＵ内のアドレス変換装置。
本願の第２の発明は、チャネル内部にチャネル指令で示
されるデータ・アドレスを一定値だけ増加する論理を持
たせることにより、仮想計算機の記憶装置（すなわちレ
ベル２メモリ）上の論理指令群を、ＢＰＵで一旦変換す
ることなく、チャネル内で直接実行できるようにし、高
速ＶＭの実現をチャネルでサポートしようとするもので
ある。
されるデータ・アドレスを一定値だけ増加する論理を持
たせることにより、仮想計算機の記憶装置（すなわちレ
ベル２メモリ）上の論理指令群を、ＢＰＵで一旦変換す
ることなく、チャネル内で直接実行できるようにし、高
速ＶＭの実現をチャネルでサポートしようとするもので
ある。
以下の実施例では、複数個の高速ＶＭを実現するのに効
果をもつ場合の実施例を示す。すなわち、アドレス変換
機構として２種類考え、計算機の動作状態により、その
中の、どちらかひとつの変換を実施する場合と、全く変
換を行なわない場合とを振り分ける論理を持つアドレス
変換装置と、チャネル内でのアドレス変換装置とを示す
。
果をもつ場合の実施例を示す。すなわち、アドレス変換
機構として２種類考え、計算機の動作状態により、その
中の、どちらかひとつの変換を実施する場合と、全く変
換を行なわない場合とを振り分ける論理を持つアドレス
変換装置と、チャネル内でのアドレス変換装置とを示す
。
以下、本発明を実施例を参照して詳細に説明する。第１
の発明の実施例を第３図Ａ、Ｒに、第２の発明の実施例
を第４図に示す。
の発明の実施例を第３図Ａ、Ｒに、第２の発明の実施例
を第４図に示す。
第３図を以下に説明する。
１は従来のアドレス変換機構であり、１５は、新たに追
加したアドレス変換機構である。従来技術の所で説明し
たように、プロゲラ１１で使用する論理アドレスは、Ｌ
ＡＲ４に設定され、削初機がアドレス変換モードのとき
は、１によりアドレス変換を受けて、実アドレスとなり
データ線１７に出力される。非アドレス変換モードのと
きは、論理アドレスは、そのまま、実アドレスとして、
論理回路３へ送られる。３へはｐ ｓ ｗ ２のＰ、〒
信号が送られており、Ｐ＝１のときは、論理アドレスは
、データ線１８に出力され、Ｐ＝０のときは、１９へ出
力される。Ｉ８に出力された信号は１５の加算器１４へ
入力される。レジスタ１３には一定値αが設定されてお
り、これも加算器１４へ入力される。レジスタ１３はプ
ログラムにより自由に値を設定できるものであり各Ｏ８
ごとに夫々設定することができる。加算器１４の出力は
ＳＡＲ・１０に送られ、これにより主記憶装置１１への
参照が行なわれる。データ線１９．１７に出たアドレス
は、そのまま主記憶装置への参照アドレスとして使用さ
れる。
加したアドレス変換機構である。従来技術の所で説明し
たように、プロゲラ１１で使用する論理アドレスは、Ｌ
ＡＲ４に設定され、削初機がアドレス変換モードのとき
は、１によりアドレス変換を受けて、実アドレスとなり
データ線１７に出力される。非アドレス変換モードのと
きは、論理アドレスは、そのまま、実アドレスとして、
論理回路３へ送られる。３へはｐ ｓ ｗ ２のＰ、〒
信号が送られており、Ｐ＝１のときは、論理アドレスは
、データ線１８に出力され、Ｐ＝０のときは、１９へ出
力される。Ｉ８に出力された信号は１５の加算器１４へ
入力される。レジスタ１３には一定値αが設定されてお
り、これも加算器１４へ入力される。レジスタ１３はプ
ログラムにより自由に値を設定できるものであり各Ｏ８
ごとに夫々設定することができる。加算器１４の出力は
ＳＡＲ・１０に送られ、これにより主記憶装置１１への
参照が行なわれる。データ線１９．１７に出たアドレス
は、そのまま主記憶装置への参照アドレスとして使用さ
れる。
さて、第３図（Ａ）の中のアドレス変換機構９′の詳細
図を第３（Ｂ）に示す。第１図の９との違いは、セグメ
ント・テーブルＳＴの対応エントリの値４４に、Ｌ Ａ
Ｒ４のページ・フィールドＰの値の外に、さらにレジ
スタ１３の値αを加算器４２′により加算した値を対応
ページ・テーブルＰＴのエントリ・アドレス信号４５と
して用いること、および、対応ＰＴエントリの値に、さ
らに、レジスタ１３の値αを加算器４３により加算して
、出力データ線４６に出力するところだけである。
図を第３（Ｂ）に示す。第１図の９との違いは、セグメ
ント・テーブルＳＴの対応エントリの値４４に、Ｌ Ａ
Ｒ４のページ・フィールドＰの値の外に、さらにレジ
スタ１３の値αを加算器４２′により加算した値を対応
ページ・テーブルＰＴのエントリ・アドレス信号４５と
して用いること、および、対応ＰＴエントリの値に、さ
らに、レジスタ１３の値αを加算器４３により加算して
、出力データ線４６に出力するところだけである。
この実施例でα＝０と設定すれば、従来のハードウェア
との互換性も保たれる。
との互換性も保たれる。
第４図の説明を以下に行なう。従来のチャネル１１−
装［２８に加算回路３３を設ける。図には省略しである
が、ＢＰＵから起動信号を受け取ると、レジスタ１３の
値αが、チャネル２８′内のレジスタ１３′に送られる
。従来技術のところで説明したとおり、主記憶装置１１
」二のチャネル指令群は、次々に取り出され、ＣＣＲ２
３に設定される。
が、ＢＰＵから起動信号を受け取ると、レジスタ１３の
値αが、チャネル２８′内のレジスタ１３′に送られる
。従来技術のところで説明したとおり、主記憶装置１１
」二のチャネル指令群は、次々に取り出され、ＣＣＲ２
３に設定される。
ＣＣＲに設定されたチャネル指令の中のデータ・アドレ
ス部２４をデータ線２９を介して、加算器３１へ送り、
レジスタ１３′で示されるαだけ増加して、再びＣＣＲ
２３のデータ・アドレス部へ戻す。この操作により最初
ＣＣＲ２３へ設定された論理指令は実指令へ変換される
。以後は、従来と同様に、チャネル内でのブランチのと
きは、ブランチ先の実アドレスをＣＡＲ２２に設定する
。
ス部２４をデータ線２９を介して、加算器３１へ送り、
レジスタ１３′で示されるαだけ増加して、再びＣＣＲ
２３のデータ・アドレス部へ戻す。この操作により最初
ＣＣＲ２３へ設定された論理指令は実指令へ変換される
。以後は、従来と同様に、チャネル内でのブランチのと
きは、ブランチ先の実アドレスをＣＡＲ２２に設定する
。
指令の動作内容は入出力制御装置２６へ送られる。
第５図に、本装置を採用したときの高速ＶＭの実現方式
を図示する。これを従来の方式と比較すると、次の点が
改善されている。
を図示する。これを従来の方式と比較すると、次の点が
改善されている。
（１） レベル２メモリ上のチャネル指令群を、プログ
ラムによりレベル１メモリーヒの指令群に１２− 変換する必要はなく、直接実行させることができる。
ラムによりレベル１メモリーヒの指令群に１２− 変換する必要はなく、直接実行させることができる。
（２）シたがって、指令群の動的変更（指令群をチャネ
ルが実行している間に、ＢＰＵ側で、その指令を変更す
ること）を、レベル２上で行なっても正しく実行される
。従来の方式で、動的変更をサポートするには、Ｏ８と
の特別な提携機能が必要であるが、本方式では不要とな
る。
ルが実行している間に、ＢＰＵ側で、その指令を変更す
ること）を、レベル２上で行なっても正しく実行される
。従来の方式で、動的変更をサポートするには、Ｏ８と
の特別な提携機能が必要であるが、本方式では不要とな
る。
（３） レベル２からレベル１への写像テーブルを省く
ことができる。その写像は、レジスタ１３に示される値
によりＢＰＵで行なわれる。
ことができる。その写像は、レジスタ１３に示される値
によりＢＰＵで行なわれる。
〔発明の効果〕
以上説明したごとく本発明によれば、仮想計算機システ
ムにおける、高速仮想計算機を複数個実現することがで
きる。
ムにおける、高速仮想計算機を複数個実現することがで
きる。
第１図（Ａ）、第１図（Ｂ）は、従来のアドレス変換機
構の説明図、第２図は、従来のチャネル装置の機能説明
図、第３図（Ａ）、第３図（Ｂ）、第４図はそれぞれ本
発明の一実施例、第５図は本発明の詳細な説明する図で
ある。 ＝１５− ８７ 図 （Ａ） 第 ７ 回 （２１？う 第 ２ 図 第 、３ 図 （Ａ） ■３図 ＣＥｊ） 葛 ４ 旧 第 ５ 図 郊刊ΣφＴ 松！告ｉ勺１
構の説明図、第２図は、従来のチャネル装置の機能説明
図、第３図（Ａ）、第３図（Ｂ）、第４図はそれぞれ本
発明の一実施例、第５図は本発明の詳細な説明する図で
ある。 ＝１５− ８７ 図 （Ａ） 第 ７ 回 （２１？う 第 ２ 図 第 、３ 図 （Ａ） ■３図 ＣＥｊ） 葛 ４ 旧 第 ５ 図 郊刊ΣφＴ 松！告ｉ勺１
Claims (1)
- 【特許請求の範囲】 １、 複数のオペレーティングシステムを同時に走行さ
せることができ該オペレーティングシステムのアドレス
を最上位のレベルのアドレスとし、実メモリに付された
物理的アドレスを最下位のレベルのアドレスとする多階
層アドレスをもつ仮想計算機システムにおいて、あるオ
ペレーティングシステムのある所定のレベルのアドレス
をそのオペレーティングシステムに与えられた定数によ
り修飾することにより下位のレベルのアドレスに変換す
る手段を具備したことを特徴とする仮想計算機システム
。 ２、 あるオペレーティングシステムのある所定のレベ
ルのアドレスの１部をそのオペレーティングシステムに
与えられた定数により修飾することにより下位のレベル
のアドレスに変換する手段を有する第１項記載の仮想計
算機システム。 ３、上記複数のオペレーティングシステムに夫々与えら
れた定数により夫々修飾することにより下位のレベルの
アドレスに変換する手段を有する第１項記載の仮想計算
機システム。 ４、 」二記変換手段をチャンネル装置内に有する第１
項記載の仮想計算機システム。 ５、 」二記定数により修飾することが該定数を上記あ
る所定のレベルのアドレスに加算することである第１項
記載の仮想計算機システム。 ６、 上記多階層が３階層である第１項記載の仮想計算
機システム。 ７、 」二記定数により修飾して変換を行なうアドレス
以外のアドレスの変換を行う変換テーブルを有する第１
項記載の仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173269A JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173269A JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11905077A Division JPS5452929A (en) | 1977-10-05 | 1977-10-05 | Address converting device for information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122444A true JPS60122444A (ja) | 1985-06-29 |
| JPS6126099B2 JPS6126099B2 (ja) | 1986-06-19 |
Family
ID=15957316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173269A Granted JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122444A (ja) |
-
1984
- 1984-08-22 JP JP59173269A patent/JPS60122444A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126099B2 (ja) | 1986-06-19 |
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