JPH1092957A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一基板上に厚さの異なるゲート絶縁膜を有
する少なくとも２種類以上のＭＯＳ型素子を含む半導体
装置の形成にあたって、ゲート絶縁膜の形成を有機物等
による汚染の影響を受けることなく行い、素子間バラツ
キ等のない優れた特性の半導体装置を製造すること。 【解決手段】 半導体基板１の少なくとも２つ以上の領
域に、酸素原子をイオン注入法によって互いに異なる条
件で選択的に導入して、それぞれの領域に酸素導入層１
ａ、１ｂを形成する工程と、酸素導入層１ａ、１ｂを酸
化膜３ａ、３ｂに変換する工程と、酸素導入層１ａ、１
ｂから変換した酸化膜３ａ、３ｂをゲート絶縁膜とし
て、ゲート絶縁膜の膜厚が異なる少なくとも２種類以上
のＭＯＳ型電界効果トランジスタを形成する工程とを有
することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に電気的にデータ消去可能な不揮発性メ
モリ素子等をはじめとするＭＯＳ型半導体素子の製造方
法に関するものである。

【０００２】

【従来の技術】現在、最も一般的に用いられる不揮発性
メモリのメモリ・セルは図７の構造を有している。これ
は、制御電極１０５に加える電圧によって絶縁膜で囲ま
れた浮遊電極１０３に蓄積される電荷量を制御するもの
である。図７に示すように、このメモリ・セルは、浮遊
電極の上下に二層のゲート絶縁膜１０２、１０４を有す
ることが大きな特徴になっている。

【０００３】この種の構造のメモリ・セルを有する不揮
発性メモリ素子を製造する上での大きな問題点として、
上記二層のゲート絶縁膜を有するメモリ・セル部分と通
常の一層のゲート絶縁膜を有する周辺回路部分とを同一
基板上に形成しなければならないことが挙げられる。特
に、メモリ・セル領域と周辺回路領域とでは回路素子と
しての動作が違い、絶縁膜の機能も全く異なることか
ら、互いの絶縁膜の厚さも異なる必要が生ずる。

【０００４】即ち、メモリ・セル領域では、データ書き
替えのためにトンネル絶縁膜と呼ばれる薄い絶縁膜が必
要なのに対して、周辺回路領域では同じデータ書き替え
に当たって高い電圧を制御する必要からゲート絶縁膜は
比較的厚いことが求められる。そのような異なる厚さの
絶縁膜を同一基板上に形成するために、通常は例えば以
下のような方法が用いられる。

【０００５】まず、図８（ａ）に示すように半導体基板
１０１を酸化して第１の絶縁膜１０２を形成し、引き続
き第１の半導体薄膜１０３を形成する。この半導体薄膜
１０３には、必要に応じて電気的に活性な不純物を添加
するものとする。

【０００６】次に，図８（ｂ）に示すように半導体薄膜
１０１上に第２の絶縁膜１０４を形成し、更に引き続き
第２の半導体薄膜１０５を形成する。必要に応じて電気
的に活性な不純物の添加を行うことは第１の半導体薄膜
１０３の場合と同様である。さらに図８（ｃ）に示すよ
うに、第２の半導体薄膜１０５、第２の絶縁膜１０４、
第１の半導体薄膜１０３、及び第１の絶縁膜１０２から
なる積層膜を順次選択的に除去することにより、浮遊電
極（第１の半導体薄膜１０３）及び制御電極（第２の半
導体薄膜１０５）を形成する。さらに、この積層膜をマ
スクとして電気的に活性な不純物を半導体基板１０１に
導入することによりソース・ドレイン領域１０６を形成
して、メモリ・セル部分に二層ゲート絶縁膜構造のＭＯ
ＳＦＥＴを形成する。

【０００７】このとき、セル特性を向上させる目的で、
特開平３−１７３１２０に開示される方法などを用いて
第１の半導体薄膜１０３を単結晶膜にすることも可能で
ある。第１の半導体薄膜１０３は以後の工程によってゲ
ート電極（浮遊電極）となる膜であり、これを単結晶と
することによって、同じ膜を多結晶とした場合に生じる
問題点、即ち、結晶粒界からのリン等の不純物の混入に
よるゲート絶縁膜の劣化や結晶粒の存在による加工時の
形状バラツキなど、最終的な素子特性の劣化の原因のい
くつかを除き得ることがわかっている。

【０００８】次に、図９（ａ）に示すように上記メモリ
・セル部分を耐酸化性薄膜１０７で覆った後，この耐酸
化性薄膜１０７を選択的に除去して、半導体基板１０１
の周辺回路を形成する領域を露出した後、同領域を酸化
して第３の絶縁膜１０８を形成し、更に第３の絶縁膜１
０８上に第３の半導体薄膜１０９を形成する。前述した
工程と同様に必要に応じて電気的に活性な不純物の添加
を行うものとする。

【０００９】次に、図９（ｂ）に示すように第３の半導
体薄膜１０９及び第３の絶縁膜１０８からなる積層膜を
選択的に除去することにより、ゲート電極（第３の半導
体薄膜１０９）を形成する。さらに、このゲート電極
（第３の半導体薄膜１０９）をマスクとして電気的に活
性な不純物を半導体基板１０１に導入することにより、
ソース・ドレイン領域１１０を形成して、周辺回路部分
にＭＯＳＦＥＴを形成する。

【００１０】その後、図９（ｃ）に示すように上記構造
上に第４の絶縁膜１１１を堆積した後、これを選択的に
除去し、接続孔を制御電極（第２の半導体薄膜１０５）
及びゲート電極（第３の半導体薄膜１０９）上に形成す
る。さらに、金属膜１１２を全面に形成した後、これを
選択的に除去して図７に示すような所要の電気回路を形
成する。

【００１１】以上によって、絶縁膜厚並びに層構造の異
なるＭＯＳＦＥＴが同一基板上のそれぞれメモリ・セル
部分上及び周辺回路部分上に形成される。なお、以上で
はメモリ・セル部分を先に形成した後に周辺回路部分の
形成を行った場合を述べたが、逆に周辺回路部分を先に
形成することも可能なことは明らかである。さらに、上
記した第３の絶縁膜１０８を第１の絶縁膜１０２又は第
２の絶縁膜１０４と、或いは第３の半導体薄膜１０９を
第１の半導体薄膜１０３又は第２の半導体薄膜１０５と
それぞれ兼ねるようにすることも可能である。

【００１２】しかしながら、以上述べたいずれの方法に
おいても、以下に述べる問題点がある。即ち、メモリ・
セル部分と周辺回路部分のいずれを先に形成した場合で
も、２番目の基板酸化の前には必ず最初の基板酸化等に
よって形成した膜構造を選択的に除去する工程が必要と
なる。この工程は、通常、有機物からなるフォト・レジ
ストを用いて行われる。このフォト・レジストは２番目
の基板酸化時には除去されているものの、その酸化の直
前の段階では、必ず基板上にフォト・レジストが存在す
る状態で基板の他の部分がゲート酸化前の状態で露出す
るので、同基板が露出した状態でフォト・レジストの除
去工程を行うことになってしまう。ゲート絶縁膜の形成
工程が種々の汚染に極めて敏感なことは周知であり、一
方、フォト・レジストを用いた工程、並びにフォト・レ
ジストの除去工程がそれらの汚染の比較的多い工程であ
ることも良く知られているから、この状況は甚だ好まし
くない。即ち、２番目の基板酸化によって形成されるゲ
ート絶縁膜は、これらの汚染の影響を強く受けて絶縁耐
圧の劣化や特性バラツキを生じてしまうという問題点が
ある。

【００１３】

【発明が解決しようとする課題】以上述べたように、半
導体基板上にメモリ・セル部分と周辺回路部分を形成す
る場合、いずれを先に形成した場合でも、２番目の基板
酸化の前には必ず最初の基板酸化等によって形成した膜
構造を選択的に除去する工程が必要であり、この際通
常、有機物からなるフォト・レジストを用いる。このフ
ォト・レジストは２番目の基板酸化の直前の段階では必
ず基板上に存在する一方、基板の他の部分はゲート酸化
前の状態で露出するので、同基板が露出した状態でフォ
ト・レジストの除去工程を行うことになってしまう。フ
ォト・レジストを用いた工程、並びにフォト・レジスト
の除去工程が汚染の多い工程であるため、２番目の基板
酸化によって形成されるゲート絶縁膜は、この汚染の影
響を強く受けて絶縁耐圧の劣化や特性バラツキを生じて
しまうという問題点がある。

【００１４】本発明は、上記実情に鑑みてなされたもの
であり、同一基板上に厚さが互いに異なるゲート絶縁膜
を有する２種類以上のＭＯＳ型半導体素子を有する半導
体装置を製造するにあたって、これらのＭＯＳ型半導体
素子を有機物等の汚染の影響を受けることなく形成し得
る半導体装置の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】

（概要）上述した課題を解決するため、本発明は、半導
体基板の少なくとも２つ以上の領域に、酸素原子をイオ
ン注入法によって互いに異なる条件で選択的に導入し
て、それぞれの領域に酸素導入層を形成する工程と、前
記酸素導入層を酸化膜に変換する工程と、前記酸素導入
層から変換した前記酸化膜をゲート絶縁膜として、ゲー
ト絶縁膜の膜厚が異なる少なくとも２種類以上のＭＯＳ
型電界効果トランジスタを形成する工程とを有すること
を特徴とする半導体装置の製造方法を提供する。

【００１６】かかる本発明において以下の態様が好まし
い。 （１）前記酸素導入層上の前記半導体基板の部分をエピ
タキシャル成長させて、当該部分にエピタキシャル層を
形成する工程を有すること。

【００１７】（２）前記酸素導入層を酸化膜に変換する
工程は、前記エピタキシャル層を形成する工程の全部又
は一部を兼ねていること。 （３）前記少なくとも２種類以上のＭＯＳ型電界効果ト
ランジスタのうち少なくとも１種類は二層ゲート型ＭＯ
Ｓ型電界効果トランジスタであり、この二層ゲート型Ｍ
ＯＳ型電界効果トランジスタから不揮発性メモリ装置を
形成すること。

【００１８】（４）前記酸素導入層が形成される領域よ
りも浅い前記半導体基板の領域に酸素原子をイオン注入
法によって選択的に導入して、さらに酸素導入層を形成
する工程と、この酸素導入層を酸化膜に変換する工程
と、この酸化膜をゲート電極間絶縁膜として前記二層ゲ
ート型ＭＯＳ型電界効果トランジスタを形成する工程を
有すること。

【００１９】（５）前記浅い酸素導入層上の前記半導体
基板の部分をエピタキシャル成長させて、当該部分にエ
ピタキシャル層を形成する工程を有すること。 （６）前記半導体基板の前記酸素原子が導入される領域
のうち少なくとも１つ以上の領域において、前記酸素導
入層の形成領域に対して窒素原子をイオン注入法によっ
て導入する工程を有し、前記酸素導入層を酸化膜に変換
する工程において窒素含有酸化膜を形成し、当該窒素含
有酸化膜をゲート絶縁膜としてＭＯＳ型電界効果トラン
ジスタを形成すること。

【００２０】（７）前記窒素含有酸化膜を前記二層ゲー
ト型ＭＯＳ型電界効果トランジスタの下層ゲート絶縁膜
として不揮発性メモリ装置を形成すること。 （８）前記窒素含有酸化膜を前記二層ゲート型ＭＯＳ型
電界効果トランジスタのゲート電極間絶縁膜として不揮
発性メモリ装置を形成すること。

【００２１】（作用）本発明によれば、半導体基板の少
なくとも２つ以上の領域それぞれに、イオン注入法によ
って導入した酸素原子を用いて酸化膜を形成し、この酸
化膜をゲート絶縁膜とするので、ゲート絶縁膜の形成に
あたって大気及びフォトレジスト等による有機物からの
汚染の影響を受けることがなくなり、それらの汚染に伴
うゲート絶縁膜の不良を防止しつつ、同一基板上に膜厚
の異なるゲート絶縁膜を形成することが可能になる。

【００２２】さらに、これらのゲート絶縁膜から２種類
以上のＭＯＳ型電界効果トランジスタを形成した場合、
これら各ＭＯＳ型電界効果トランジスタの電極を自動的
に単結晶半導体膜とすることもできるので、電極が多結
晶半導体膜であることに起因する特性バラツキを解消す
るのに特別な工程を必要としない。

【００２３】以上のことから、本発明による方法を用い
て２種類以上のＭＯＳ型電界効果トランジスタを含む半
導体装置、特に二層ゲート型ＭＯＳ型電界効果トランジ
スタを有する不揮発性メモリ装置を製造すれば、汚染に
よるゲート絶縁膜の不良やゲート電極に多結晶材料を使
用することによる特性バラツキ等の不良要因を除去した
半導体装置の製造が可能となる。

【００２４】さらに、不揮発性メモリ装置では、通常、
二層ゲートの下層ゲート絶縁膜として窒素含有酸化膜を
用いることによって性能向上が図られるが、本発明の方
法によれば上記した本発明の作用効果を損なうことなく
下層ゲート絶縁膜として窒素含有酸化膜を形成すること
が可能である。

【００２５】

【発明の実施の形態】以下に、本発明の実施形態を図面
を用いて説明する。 （第１の実施形態）図１及び図２は、本発明の第１の実
施形態に係る方法を示す工程断面図である。本実施形態
においては、二層ゲート型ＭＯＳ型電界効果トランジス
タを有する不揮発性メモリを製造する方法を説明する。

【００２６】まず、図１（ａ）に示すようにｐ型シリコ
ン基板１の周辺回路を形成する領域の表面をフォトレジ
スト（以下、レジストと略。）２ａで被覆し、同基板１
のメモリ・セルを形成する領域に酸素を第１のイオン注
入によって導入することにより第１の酸素導入層１ａを
形成する。イオン注入条件は、基本的には対応する領域
に形成しようとするゲート酸化膜の厚さに対応した酸素
の打ち込み量（以下、ドーズと略。）によって決まる。

【００２７】このイオン注入の条件については以下の考
慮が必要である。即ち、酸化膜を形成するために基板中
酸素のピーク濃度は少なくとも１０²²cm^-3程度必要であ
る。これはイオン注入によって導入する原子濃度として
はかなりの高濃度である。従って、これを実現するため
にイオン注入時の加速エネルギーを、高いイオン電流が
安定に得られる１０〜１００ keVの範囲内とすることが
実用上の理由から求められる。このようなエネルギー範
囲では、基板中に打ち込まれたイオンのピーク濃度位置
の深さにほぼ対応するイオンの平均飛程（Ｒ_p ）と同飛
程の統計的なバラツキ（ΔＲ_p ）はほぼ同程度となる。
他方、最終的に形成される酸化膜の膜厚はΔＲ_p と同程
度になるから、結局、薄い酸化膜を形成するためには、
それと同程度のΔＲ_p となるように浅いＲ_p を有する条
件でイオン注入を行うことが必要となる。

【００２８】次に、図１（ｂ）に示すように一旦レジス
ト２ａを除去した後、同じく基板１のメモリ・セルを形
成する領域の表面をレジスト２ｂで被覆して、基板１の
周辺回路を形成する領域に酸素を第２のイオン注入によ
って導入することにより第２の酸素導入層１ｂを形成す
る。上述した通り、イオン注入のドーズは形成しようと
するゲート酸化膜の厚さに対応して決定される。また、
形成しようとする酸化膜の膜厚とＲ_p の関係についても
第１のイオン注入のところで述べた通りである。従っ
て、イオン注入の条件は、一般に、形成する酸化膜の膜
厚に応じて上記第１のイオン注入と異なる。

【００２９】次に、図１（ｃ）に示すように再びレジス
ト２ｂを除去し、基板１の表面にシリコンからなる単結
晶半導体層（メモリ・セルの浮遊ゲート電極及び周辺回
路のゲート電極となる。）４をエピタキシャル成長させ
る。このエピタキシャル成長によって、単結晶の状態を
保ったままで電極層として必要な電導度を有する厚さま
で、単結晶半導体層４を厚くなるようにする。このエピ
タキシャル成長は、気相成長でも、或いはアモルファス
堆積層からの固相成長でも良い。

【００３０】メモリ・セルを形成する領域と周辺回路を
形成する領域とでは、第１及び第２の酸素導入層（酸素
打ち込み層）１ａ、１ｂ上の単結晶半導体層（電極層）
４の厚さがいくらか異なることになる。しかしながら、
上記単結晶半導体層４の厚さはゲート酸化膜となるＳｉ
Ｏ₂ 膜の厚さと同程度の１０〜５０ｎｍであって、電極
層の典型的な厚さ１００〜５００ｎｍに比べて一桁程小
さいので、その差は僅かであって、実用上無視できる。

【００３１】また上記したエピタキシャル成長のための
熱処理によって、上記第１及び第２の酸素導入層（酸素
イオン注入層）１ａ、１ｂはＳｉＯ₂ 膜に変化し、それ
ぞれ第１の絶縁膜層３ａ、第２の絶縁膜層３ｂが形成さ
れる。なお、このＳｉＯ₂ 膜の形成のための熱処理と上
記したエピタキシャル成長のための熱処理を所望により
別々に行うことも可能である。熱処理の順番は問わな
い。

【００３２】次に、図１（ｄ）に示すように上記単結晶
半導体層４上に第３の絶縁膜層５、例えばＳｉＯ₂ 膜、
シリコンオキシナイトライド膜等を形成し、さらにその
上にメモリ・セルの制御ゲート電極となる半導体層６、
例えばシリコン層を形成する。

【００３３】次に、図２（ａ）に示すように、図示しな
いマスクを形成し、このマスクを用いて半導体層６、第
３の絶縁膜層５、単結晶半導体層４、及び第１の絶縁膜
層３ａをパターン加工することにより、メモリ・セルの
二層ゲート型ＭＯＳ型電界効果トランジスタの制御ゲー
ト電極６ａ、ゲート電極間絶縁膜５ａ、浮遊ゲート電極
４ａからなる第１の積層膜を形成する。ここで、メモリ
・セルを形成する領域上には半導体層６ｂ、第３の絶縁
膜層５ｂ、単結晶半導体層４ｂ、及び第１の絶縁膜層３
ｂからなる第２の積層膜が形成される。さらに、第１及
び第２の積層膜をマスクとしてイオン注入法によりｎ型
不純物、例えばＰ、Ａｓをｐ型シリコン基板１に導入す
ることにより、二層ゲート型ＭＯＳ型電界効果トランジ
スタのソース・ドレイン領域７ａを形成する。

【００３４】次に、図２（ｂ）に示すように、上記マス
クを除去した後、メモリ・セルを形成する領域を覆って
図示しないマスクを形成し、このマスクを用いて半導体
層６ｂ、第３の絶縁膜層５ｂ、単結晶半導体層４ｂ、及
び第１の絶縁膜層３ｂからなる第２の積層膜をパターン
加工することにより、周辺回路のＭＯＳ型電界効果トラ
ンジスタのゲート電極４ｂを形成する。このゲート電極
４ｂ上の半導体層６ｂ、第３の絶縁膜層５ｂは選択的に
除去する。さらにゲート電極４ｂをマスクとしてイオン
注入法によりｎ型不純物、例えばＰ、Ａｓをｐ型シリコ
ン基板１に導入することにより、ＭＯＳ型電界効果トラ
ンジスタのソース・ドレイン領域７ｂを形成する。

【００３５】さらに、図２（ｃ）に示すように、上記マ
スクを除去した後、上記構造の上に層間絶縁膜８、例え
ばＳｉＯ₂ 膜、ＢＰＳＧ膜等を堆積する。この後、制御
ゲート電極６ａ及びゲート電極４ｂ上の層間絶縁膜８に
コンタクト孔を形成し、このコンタクト孔を埋め込むよ
うに制御ゲート電極６ａ及びゲート電極４ｂ上にそれぞ
れ金属膜９ａ、９ｂを形成して所要の電気回路を形成す
る。

【００３６】尚、発明に於いて酸素のイオン注入の順番
は本質的ではないので、上記した実施形態の形成方法に
おいて、メモリ・セルを形成する領域と周辺回路を形成
する領域への酸素のイオン注入の順序は入れ替えても構
わない。

【００３７】図３は、本発明の第１の実施形態に係る方
法により形成したゲート絶縁膜の絶縁破壊特性を示す特
性図である。本発明の方法によって厚さ８ｎｍのゲート
酸化膜を形成し、このゲート酸化膜の絶縁破壊耐圧の分
布を従来方法で形成したゲート酸化膜と比較した。従来
方法の場合に見られた６ MV/cm以下の比較的低電界での
破壊が、本発明の方法によってなくなっていることがわ
かる。

【００３８】また、図４は、本発明の第１の実施形態に
係る方法により形成した不揮発性メモリの閾値制御特性
のメモリ・セル間分布を示す特性図である。本発明の方
法及び従来方法によってそれぞれ形成したゲート酸化膜
を用いて不揮発性メモリを形成した時の特性バラツキ
を、データ書き込み時の閾値電圧の分布によって示し、
両者を比較した。本発明の方法は従来方法の場合に比べ
てかかる分布が揃っているのは、該当するゲート酸化膜
の特性が揃っていることを反映している。このように閾
値分布の良く揃った素子を形成することは、デバイス全
体の信頼性を高める上で欠かせない。

【００３９】（第２の実施形態）図５及び図６は、本発
明の第２の実施形態に係る方法を示す工程断面図であ
る。本実施形態においては、複数の種類のＭＯＳ型電界
効果トランジスタを有する半導体装置を製造する方法を
説明する。

【００４０】まず、図５（ａ）に示すようにｐ型シリコ
ン基板２１の第２及び第３のＭＯＳ型電界効果トランジ
スタを形成する領域の表面をフォトレジスト２２ａで被
覆し、同基板２１の第１のＭＯＳ型電界効果トランジス
タを形成する領域に酸素を第１のイオン注入によって導
入することにより第１の酸素導入層２１ａを形成する。
イオン注入条件は、第１の実施形態と同様に、対応する
領域に形成しようとするゲート酸化膜の厚さに対応した
酸素の打ち込み量（以下、ドーズと略。）によって決ま
る。

【００４１】次に、図５（ｂ）に示すように一旦レジス
ト２２ａを除去した後、同じく基板１の第１及び第３の
ＭＯＳ型電界効果トランジスタを形成する領域の表面を
フォトレジスト２２ｂで被覆し、同基板２１の第２のＭ
ＯＳ型電界効果トランジスタを形成する領域に酸素を第
２のイオン注入によって導入することにより第２の酸素
導入層２１ｂを形成する。

【００４２】次に、図５（ｃ）に示すように一旦レジス
ト２２ｂを除去した後、同じく基板１の第１及び第２の
ＭＯＳ型電界効果トランジスタを形成する領域の表面を
フォトレジスト２２ｃで被覆し、同基板２１の第３のＭ
ＯＳ型電界効果トランジスタを形成する領域に酸素を第
３のイオン注入によって導入することにより第３の酸素
導入層２１ｃを形成する。

【００４３】ここで、第１の酸素導入層２１ａ、第２の
酸素導入層２１ｂ、及び第３の酸素導入層２１ｃの厚さ
は、第１の酸素導入層２１ａが一番薄く、第２の酸素導
入層２１ｂが中程度の厚さ、第３の酸素導入層２１ｃが
一番厚くなるようにした。上述したように、イオン注入
のドーズは形成しようとするゲート酸化膜の厚さに対応
して決定される。また、形成しようとする酸化膜の膜厚
とＲ_p の関係は、第１の実施形態で述べた通りである。
従って、イオン注入の条件は、一般に、形成する酸化膜
の膜厚に応じて上記第１、第２、第３のイオン注入の間
で異なる。

【００４４】次に、図５（ｄ）に示すように再びレジス
ト２２ｃを除去し、基板２１の表面にシリコンからなる
単結晶半導体層（複数の種類のＭＯＳ型電界効果トラン
ジスタのゲート電極となる。）２４をエピタキシャル成
長させる。このエピタキシャル成長によって、単結晶の
状態を保ったままで電極層として必要な電導度を有する
厚さまで、単結晶半導体層２４を厚くなるようにする。
このエピタキシャル成長は、気相成長でも、或いはアモ
ルファス堆積層からの固相成長でも良い。

【００４５】第１、第２、及び第３のＭＯＳ型電界効果
トランジスタを形成する領域の間では、第１、第２、及
び第３の酸素導入層（酸素打ち込み層）２１ａ、２１
ｂ、２１ｃ上の単結晶半導体層（電極層）２４の厚さが
いくらか異なることになる。しかしながら、上記単結晶
半導体層２４の厚さはゲート酸化膜となるＳｉＯ₂ 膜の
厚さと同程度の１０〜５０ｎｍであって、電極層の典型
的な厚さ１００〜５００ｎｍに比べて一桁程小さいの
で、その差は僅かであって、実用上無視できる。

【００４６】また上記したエピタキシャル成長のための
熱処理によって、上記第１、第２、及び第３の酸素導入
層（酸素イオン注入層）２１ａ、２１ｂ、２１ｃはＳｉ
Ｏ₂膜に変化し、それぞれ第１の絶縁膜層２３ａ、第２
の絶縁膜層２３ｂ、及び第３の絶縁膜層２３ｃが形成さ
れる。なお、このＳｉＯ₂ 膜の形成のための熱処理と上
記したエピタキシャル成長のための熱処理を所望により
別々に行うことも可能である。熱処理の順番は問わな
い。

【００４７】次に、図６（ａ）に示すように図示しない
マスクを形成し、このマスクを用いて単結晶半導体層２
４、並びに第１の絶縁膜層２３ａ、第２の絶縁膜層２３
ｂ、及び第３の絶縁膜層２３ｃをパターン加工すること
により、複数の種類のＭＯＳ型電界効果トランジスタ
（それぞれ第１、第２、及び第３ＭＯＳ型電界効果トラ
ンジスタ）のゲート電極として、それぞれゲート電極２
４ａ、２４ｂ、２４ｃを形成する。

【００４８】さらに、図６（ｂ）に示すように上記ゲー
ト電極２４ａ、２４ｂ、２４ｃをマスクとして，イオン
注入法によりｎ型不純物、例えばＰ、Ａｓをｐ型シリコ
ン基板２１に導入することにより、それぞれ第１、第
２、及び第３ＭＯＳ型電界効果トランジスタのソース・
ドレイン領域２５ａ、２５ｂ、２５ｃを形成する。

【００４９】次に、図６（ｃ）に示すように、上記マス
クを除去した後、上記構造の上に層間絶縁膜２６、例え
ばＳｉＯ₂ 膜、ＢＰＳＧ膜等を堆積した後、ゲート電極
２４ａ、２４ｂ、２４ｃ上の層間絶縁膜２６にコンタク
ト孔を形成し、このコンタクト孔を埋め込むようにゲー
ト電極２４ａ、２４ｂ、２４ｃ上にそれぞれ金属膜２７
ａ、２７ｂ、２７ｃを形成して所要の電気回路を形成す
る。

【００５０】尚、発明に於いて酸素のイオン注入の順番
は本質的ではないので、上記した実施形態の形成方法に
おいて、メモリ・セルを形成する領域と周辺回路を形成
する領域への酸素のイオン注入の順序は入れ替えても構
わない。

【００５１】かかる本実施形態の方法によって、第１の
実施形態で述べた本発明の利点を損なうことなく、各領
域にそれぞれ所定のＭＯＳ型電界効果トランジスタ構造
を形成可能である。この方法は、例えば、周辺回路領域
内で２種類以上の厚さの異なるゲート絶縁膜が必要な場
合などに有効となる。

【００５２】（第３の実施形態）第３の実施形態は、上
記第１又は第２の実施形態の方法において、ゲート酸化
膜を形成しようとする複数の領域のうちの少なくとも１
つ以上に対して、酸素のイオン注入の他、さらに窒素を
もイオン注入することによって、酸化膜の代わりに窒素
を含んだ酸化膜、即ちオキシナイトライド膜を形成する
方法である。酸素のイオン注入と窒素のイオン注入は、
どちらが先でも良く、また同時に行っても良い。

【００５３】本実施形態は、本発明の第１及び第２の実
施形態に係る方法で用いた図１及び図２、図５及び図６
において、第１の絶縁膜層２３ａ、第２の絶縁膜層２３
ｂ、及び第３の絶縁膜層２３ｃ、並びに第１の絶縁膜層
３ａ及び第２の絶縁膜層３ｂをオキシナイトライド膜に
代えるのみであり、その詳細な説明は省略する。

【００５４】オキシナイトライド膜は、ゲート酸化膜の
信頼性の向上や、ゲート電極中の不純物がゲート絶縁膜
を通して基板中に拡散してしまうことの防止などの目的
に用いられ、通常は基板表面に形成した酸化膜を熱窒化
するなどの方法によって形成されるが、この実施例の方
法によって、それらと同様の特性を有するオキシナイト
ライド膜を本発明の利点を保ったまま形成することが可
能となる。

【００５５】なお、本発明は上記実施形態に限定される
ことはない。例えば、酸素イオンの打ち込み時の加速電
圧を１０ keV以下まで低くすることによって、ゲート絶
縁膜として厚さ１０ｎｍ程度またはそれ以下のごく薄い
酸化膜を形成することも可能になる。この場合、技術的
な理由から加速電圧が高い場合に比べてイオン電流は低
くならざるを得ないが、プロセス時間を多少長くすれば
良く、工程としては基本的に全く同様に行うことができ
る。

【００５６】特に、極めて薄い酸化膜を均一に形成する
ためには、酸素イオン注入後の熱処理にあたって、一旦
５００〜６００℃程度の比較的低温での処理を行うこと
によって、まず基板内に欠陥層を充分に成長させた後
に、より高温の熱処理を行って酸化膜の形成を行う方法
を採ることができる。これは、基板中に打ち込まれた酸
素原子が欠陥層に引き寄せられて均一な層を形成するこ
とによって、高温の熱処理時に表面張力によって酸化物
の厚さが不均一となろうとする傾向を抑制することがで
きるためである。イオン電流が比較的小さい条件では、
イオン注入時の基板温度の上昇が少なく、さらに二次欠
陥生成が抑制されるので、上述した方法が特に有効にな
る。

【００５７】また、酸素イオンの基板中への打ち込みに
よって厚い酸化膜を形成することは、既にＳＩＭＯＸ
（Separation by IMplanted OXygen）法として知られ、
ＳＯＩ（Silicon On Insulator）基板の形成に広く用い
られている。本発明の方法は、そのような酸素イオンに
よる厚い酸化膜の形成とも全く問題なく組み合わせるこ
とができる。その場合、厚い酸化膜の形成目的は、上述
したＳＯＩ構造の形成の他、素子分離構造の形成などで
あっても良い。そのような場合にも、必要な酸化膜等の
膜構造を、有機物等の汚染の影響を受けることなく必要
な領域に選択的に形成可能である。

【００５８】また、酸素導入層が形成される領域よりも
浅い前記半導体基板の領域に酸素原子をイオン注入法に
よって選択的に導入することにより、さらに別の酸素導
入層を形成し、この酸素導入層を酸化膜に変換し、この
酸化膜をゲート電極間絶縁膜として二層ゲート型ＭＯＳ
型電界効果トランジスタを形成しても良い。

【００５９】さらにまた、上記した酸素及び窒素のイオ
ン注入によりオキシナイトライド膜を形成する方法を、
二層ゲート型ＭＯＳ型電界効果トランジスタのゲート電
極間絶縁膜の形成に用いることも可能である。その他、
本発明の趣旨を逸脱しない範囲で種々変形して実施する
ことが可能である。

【００６０】

【発明の効果】本発明によれば、２種類以上のＭＯＳ型
電界効果トランジスタを含む半導体装置を製造するにあ
たり、大気やフォトレジスト等による有機物からの汚染
によるゲート絶縁膜の不良やゲート電極に多結晶材料を
使用することによる特性バラツキ等の不良要因を除去し
た半導体装置の製造が可能となる。

【図面の簡単な説明】

【図１】 二層ゲート型ＭＯＳ型電界効果トランジスタ
を有する不揮発性メモリを製造する本発明の第１の実施
形態に係る方法を示す工程断面図。

【図２】 図１に続く本発明の第１の実施形態に係る方
法を示す工程断面図。

【図３】 本発明の第１の実施形態に係る方法により形
成したゲート絶縁膜の絶縁破壊特性を示す特性図。

【図４】 本発明の第１の実施形態に係る方法により形
成した不揮発性メモリの閾値制御特性のメモリ・セル間
分布を示す特性図。

【図５】 複数の種類のＭＯＳ型電界効果トランジスタ
を有する半導体装置を製造する本発明の第２の実施形態
に係る方法を示す工程断面図。

【図６】 図５に続く本発明の第２の実施形態に係る方
法を示す工程断面図。

【図７】 二層ゲート型ＭＯＳ型電界効果トランジスタ
を有する不揮発性メモリの構造を示す断面図。

【図８】 図７に示す二層ゲート型ＭＯＳ型電界効果ト
ランジスタを有する不揮発性メモリを製造する従来の方
法を示す工程断面図。

【図９】 図８に続く従来の方法を示す工程断面図。

【符号の説明】

１：ｐ型シリコン基板１ １ａ：第１の酸素導入層 １ｂ：第２の酸素導入層 ２ａ、２ｂ、２２ａ、２２ｂ、２２ｃ：レジスト ３ａ：第１の絶縁膜層 ３ｂ：第２の絶縁膜層 ４：単結晶半導体層 ４ａ：浮遊ゲート電極 ４ｂ：ゲート電極 ５：第３の絶縁膜層 ５ａ：ゲート電極間絶縁膜 ６、６ｂ：半導体層 ６ａ：制御ゲート電極 ７ａ、７ｂ：ソース・ドレイン領域 ８：層間絶縁膜 ９ａ、９ｂ：金属膜

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板の少なくとも２つ以上の領域
   に、酸素原子をイオン注入法によって互いに異なる条件
   で選択的に導入して、それぞれの領域に酸素導入層を形
   成する工程と、前記酸素導入層を酸化膜に変換する工程
   と、前記酸素導入層から変換した前記酸化膜をゲート絶
   縁膜として、ゲート絶縁膜の膜厚が異なる少なくとも２
   種類以上のＭＯＳ型電界効果トランジスタを形成する工
   程とを有することを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記酸素導入層上の前記半導体基板の部
   分をエピタキシャル成長させて、当該部分にエピタキシ
   ャル層を形成する工程を有することを特徴とする請求項
   １記載の半導体装置の製造方法。
3. 【請求項３】 前記酸素導入層を酸化膜に変換する工程
   は、前記エピタキシャル層を形成する工程の全部又は一
   部を兼ねていることを特徴とする請求項２記載の半導体
   装置の製造方法。
4. 【請求項４】 前記少なくとも２種類以上のＭＯＳ型電
   界効果トランジスタのうち少なくとも１種類は二層ゲー
   ト型ＭＯＳ型電界効果トランジスタであり、この二層ゲ
   ート型ＭＯＳ型電界効果トランジスタから不揮発性メモ
   リ装置を形成することを特徴とする請求項１乃至３記載
   の半導体装置の製造方法。
5. 【請求項５】 前記酸素導入層が形成される領域よりも
   浅い前記半導体基板の領域に酸素原子をイオン注入法に
   よって選択的に導入して、さらに酸素導入層を形成する
   工程と、この酸素導入層を酸化膜に変換する工程と、こ
   の酸化膜をゲート電極間絶縁膜として前記二層ゲート型
   ＭＯＳ型電界効果トランジスタを形成する工程を有する
   ことを特徴とする請求項４記載の半導体装置の製造方
   法。
6. 【請求項６】 前記浅い酸素導入層上の前記半導体基板
   の部分をエピタキシャル成長させて、当該部分にエピタ
   キシャル層を形成する工程を有することを特徴とする請
   求項５記載の半導体装置の製造方法。
7. 【請求項７】 前記半導体基板の前記酸素原子が導入さ
   れる領域のうち少なくとも１つ以上の領域において、前
   記酸素導入層の形成領域に対して窒素原子をイオン注入
   法によって導入する工程を有し、前記酸素導入層を酸化
   膜に変換する工程において窒素含有酸化膜を形成し、当
   該窒素含有酸化膜をゲート絶縁膜としてＭＯＳ型電界効
   果トランジスタを形成することを特徴とする請求項１乃
   至６記載の半導体装置の製造方法。
8. 【請求項８】 前記窒素含有酸化膜を前記二層ゲート型
   ＭＯＳ型電界効果トランジスタの下層ゲート絶縁膜とし
   て不揮発性メモリ装置を形成することを特徴とする請求
   項７記載の半導体装置の製造方法。
9. 【請求項９】 前記窒素含有酸化膜を前記二層ゲート型
   ＭＯＳ型電界効果トランジスタのゲート電極間絶縁膜と
   して不揮発性メモリ装置を形成することを特徴とする請
   求項７記載の半導体装置の製造方法。