JPS6012635B2

JPS6012635B2 - Ｃｒｔ表示装置

Info

Publication number: JPS6012635B2
Application number: JP5108280A
Authority: JP
Inventors: 忍西久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1980-04-15
Filing date: 1980-04-15
Publication date: 1985-04-02
Also published as: JPS56146185A

Description

【発明の詳細な説明】本発明はドットパターン（ビットパターン）で表わされ
た文字、記号等の表示パターン情報を多数記憶保持する
表示パターン発生器を備えて入力されるコード化された
文字・記号等のデータに対応した表示パターン情報を前
記発生器から発生させて表示画面にその文字・記号等の
パターンを映出させるＣＲＴ表示装置に関し、特に当該
ＣＲＴ表０示装置にて樺グラフ表示のように縦方向に一
列に連続させる表示を簡単な制御で可能にしたことを特
徴とするものである。

即ち、ＣＲＴの表示画面に第１図に示す様な榛グラフを
表示する場合、表示画面のｎ−２行目か夕らｎ−１行目
、ｎ行目、ｎ＋１行目まで縦方向に−列に連続させる必
要がある。

この第１図の榛グラフ“３”の表示状態の具体的構成を
第２図イ，口に示しており、この樺グラフ“３”の表示
構成について説明する。

０該榛グラフ‘‘３”は表示画面のｎ−１行目からｎ
＋１行目にかけて榛表示を行うが、各行（ｎ−１、ｎ、
ｎ＋１）には映像面を横切って水平方向掃引を行うＩＺ
本のラスター（Ｒｏ〜Ｒ，．）を含む構成となっており
、そして各行のラスターＲｏ，Ｒ，夕（Ｂ部）とラスタ
ーＲ，ｏ，Ｒ．．（Ｃ部）は行毎の間隔を取るために設
けられた上、下の余白部である。

このため、ラスターＲ２〜Ｒ９の間（Ａ部）に表示パタ
ーン発生器で発生される表示パターンを表示するもので
あり、この表示パターン発生器の表示パターン領域（枠
Ｍ）のアドレスＰＧｏ〜ＰＧ？が前記ラスターＲ２〜Ｒ
９に対応するものとなっている。

従って、榛グラフ“３”の表示を行う場合に表示パター
ン発生器では表示パターンとして枠Ｍ，のパターン（ｎ
−１行目に表示させるパターン）と枠Ｍ２のパターン（
ｎ行目、ｎ＋１行目に表示させるパターン）そして数字
“３’’の表示パターンである枠Ｍ３のパターン（ｎ＋
２行目に表示させるパターン）を備えて、これら表示パ
ターンをラスター走査に同期して発生させる。

所で、前記枠Ｍ，のパターン、枠Ｍ２のパターンを発生
させて表示させたとすると、それらは各行のラスターＲ
２〜Ｒ９のＡ部分に表示されるだけで、ラスターＲｏ，
Ｒ，及びＲ，。

，Ｒ，．の行の上下部であるＢ部とＣ部に表示されない
。このため、第２図の口に示す如くｎ−１、ｎ、ｎ十１
の各行に百つて縦方向に連続した榛グラフを得ることが
できない。そこで第２図口の様な連続した様グラフを表
示させるには表示パターン発生器に前記Ｍ，，Ｍ２のパ
ターン以外に特別に行の上、下部であるＢ部とＣ部に対
応する表示パターンを具備させるかまた特別にグラフ表
示パターンとして行のＡ，Ｂ，Ｃ部の全領域に対応する
表示パターンを具備させる必要がある。

しかしながら、このように特別なパターンを表示パター
ン発生器に具備させることは該パターン発生器として大
容量メモリーを必要とし、しかも大型化し高価になる欠
点を備えることになる。

本発明は表示パターン発生器を大容量、大型化すること
ないこ縦方向に連続した榛グラフ表示を可能にせんとし
たものである。以下本発明について説明すると、第３図
は表示制御回路構成を示すブロック図であり、１は表示
パターン発生器（ＰＧ）、２は前記発生器１から取出さ
れたビットパターンを直列に変換するパラレルーシリァ
ル変換回路、３は前記変換回路２を介して後続されたＣ
ＲＴ表示部である。

４はＣＰＵから転送されてきたコード化された文字デー
タ、記号データ等の表示部３で表示させたいデータを保
持するりフレッシュメモリーであり、少くともＣＲＴ表
示部３の１画面分の記憶客量を有している。

このリフレツシュメモリ４から取出されたデータコード
は表示パターン発生器１に給送され、そのコードーこ対
応する表示パターンが選択されるようになっている。前
記リフレッシュメモリ４よりのデータコードはコードデ
コーダ５へも給送され、該デコーダ５は捧グラフ表示の
コード即ち、表示パターンの上、下を拡張させる必要が
ある第２図のイにおける表示パターンＭ２を検出した時
に論理“１”を出力し、また通常の英数字等のコードを
検出した時に論理“０”を出力する。

６はＣＰＵからの制御命令に基づいてＣＲＴ表示部をコ
ントロールするＣＲＴ制御回路であり、水平・垂直駆動
パルスをＣＲＴ表示部３へ給送しており、また表示部３
のラスター走査（第２図のラスターＲ。

〜Ｒ，．）に同期した４ビットのラスターァドレス信号
Ｒへ〜ＲＡ３を出力する。前記ラスターアドレス信号Ｒ
へ〜ＲＡ３はラスターァドレス変換回路７Ａ，７Ｂに給
送される。

該０変換回路７Ａ，７Ｂは前記したコードデコーダ５か
らの出力信号に応答して７Ａと７Ｂが切換わり、コード
デコーダ５の出力が“１”の時に変換回路７Ａが有効と
なりまた前記出力が“０”の時に変換回路７Ｂが有効と
なる。タ前記変換回路７Ａ，７Ｂでの変換後のアドレ
スデータはオアゲートＯＲを介して表示パターン発生器
（ＰＧ）１のアドレス（ＰＧアドレス）として該発生器
１へ送られる。

このため、表示パターン発生器（ＰＧ）１ではリフレツ
シュメモリ４より０取出されたデータコードに対応する
表示パターンを選択し、この選択された表示パターンに
対し前記ＰＧアドレス信号ＰＧＡｏ〜ＰＯんによって順
次そのパタ−ンをアクセスするものである。次に前記変
換回路７Ａ，７Ｂの変換動作を第４タ図・第５図のタイ
ミングチャートと共に説明する。

第４図のタイミングチャートは第２図イで示されたｎ行
目のラスター走査時を示すものである。

従って、第３図においてリフレッシュメモリ４０より第
２図のイにおける表示パターン地に対応する榛グラフ表
示のデータコードが取出されて表示パターン発生器（Ｐ
Ｇ）１へ供給され、発生器（ＰＧ）１に具備されている
表示パターンＭ２が選択される。そして、コードデコー
ダ５は榛グラフ表示のコードを検出して論理“１”の出
力をラスターァドレス変換回路へ供給し変換回路７Ａを
有効としている。このため、第２図イのｎ行目のラスタ
ー〜からＲ，．の夫々に同期してＣＲＴ制御回路６から
ラスターアドレスＲＡｏ〜ＲＡ３の４ビットからなるア
ドレスコードが変換回路７Ａに供給される。

即ち、第４図において、ラスターＲｏは同期してラスタ
ーアドレスＲＡ。

〜ＲＡ３は「００００」となりまたラスターＲ，に同期
してＲＡｏ〜ＲＡ３は「１０００」、ラスタ‐Ｒ２に同
期してＲＡｏ〜Ｒんは「０１００」となっており、これ
らが順次変換回路７Ａに送られ該回路７Ａは入力アドレ
スコードに対して表示パターン発生器（ＰＧ）１のパタ
ーンアドレス（ＰＧアドレス〉に変換するのであるが、
ラスターァドレスＲＡｏ〜Ｒん「００００１に対しては
パターンアドレス「０↓ ラスターアドレスＲ○。〜Ｒ
Ａ３「１０００」に対してはパターンアドレス「０１、
ラスターアドレスＲＡｏ〜ＲＡ３「０１００」に対して
パターンアドレス「０トラスターアドレスＲへ〜Ｒん「
１１００」に対してパターンアドレス「１１と変換を行
う。この変換動作は第２図イのｎ行目のラスターＲｏ〜
Ｒ，．と表示パターン地のパターシァドレスＰＧｏ〜Ｐ
Ｇ７との関係からより一層明らかとなる。

つまりラスターアドレス「００００」はラスタ−Ｒｏに
対応しまたラスターアドレス「１０００」はラスタ−Ｒ
，に対応する。これらラスターＲｏ，ＲＩに対しては表
示パターン雌のパタ−ンァドレス「０」を選択し、ｎ行
目の上部余白部であるＢ部に対して表示パターン地のパ
ターンアドレス「０」（ＰＧｏ）を繰り返して選択する
ように動作させている。そして、ラスターＲ２〜Ｒ９は
表示パターンＭ２のパターンアドレスＰＧｏ〜ＰＧ７に
対応するのでそのパタ−ンアドレスを順次選択するよう
にアドレス変換される。

更にラスターＲ，。とＲ，．のアドレスに対しては表示
パターン地のパターンアドレス「７」（ＰＧ７）を選択
させ、ｎ行目の下部余白部であるＣ部に対しても表示パ
ターンＭ２のパターンアドレス「７」（ＰＧ７）を繰返
して選択するように変換動作する。この結果、ｎ行目の
ラスターＲｏ〜Ｒ，．に対して表示パターンＭ２のアド
レス（ＰＧアドレス）は「０００１２３４５６７７７」
と選択され、パターン発生器１よりそのアドレスに対応
するビットパターンが出力される。従って、第２図の口
に示されているように、ｎ行目のラスターＲｏ，Ｒ，の
時に表示パターンＭ２のアドレス「０」のデータが出力
されると共にラスターＲ，ｏ，Ｒ，．の時に表示パター
ンＭ２のアドレス「７」のデータが出力されるので、ｎ
行目のＡ部、Ｂ部及びＣ部に亘る縦方向の綾グラフ表示
ができる。

そしてこの表示パターン発生器では表示パターンＭ２つ
まりｎ行のＡ部分に対応するパターンを有するだけであ
る。他方、英数字等の通常のキャラクター表示を行う場
合には第５図に示すタイミングチャートの通り動作する
。

即ち、第２図に示す様に数字“３”を表示させる場合で
はリフレッシュメモリ４より数字“３”を示すコードデ
−夕が取り出されて表示パターン発生器（ＰＧ）１へ給
送される。この表示パターン発生器１は第２図イに示す
表示パターンＭ３を選択する。またコードデコーダ５は
通常のキャラクタコードを検出して論理“０”の出力を
ラスターアドレス変換回路へ供給し、変換回路７８を有
効としている。このため、第２図イのｎ十２行目のラス
ターＲｏ〜Ｒ．・の夫々に同期してラスターァドレスＲ
へ〜ＲＡ３の４ビットからなるアドレスコードを変換回
路７Ｂに順次供給する。この変換動作はラスターＲｏ，
Ｒ，に対しては表示パターンＭ３のパターンアドレス「
０」（ＰＧ。

）に変換し、ラスターＲ２〜Ｒ９は表示パターンＭ３の
パターンアドレスＰＧｏ〜ＰＧ７に対応するのでそのパ
ターンアドレスを順次選択するようにアドレス変換され
る。そして、ラスタ−Ｒ，のＲ，．に対しては表示パタ
ーンＭ３のパターンアドレス「０」（ＰＧｏ）に変換す
る。その結果、ｎ十２行目のラスターＲｏ〜Ｒ，．に対
して表示パターンＭ３のアドレス（ＰＧアドレス）は、
「０００１２３４５６７００」と選択され、パターン発
生器１よりそのアドレスに対応するビットパターンが出
力される。従って、第２図の口に示す様に行の上、下の
Ｂ部、Ｃ部に余白をもって“３”が表示される。また、
通常のキャラクターに対する表示パターンは例えば前記
Ｍ３で示されたようにアドレスＰＧｏに対応する領域は
スペース（余白）に設定されている。以上説明した様に
、ＣＲＴ表示画面の縦方向に一列に連続させる俸グラフ
のような表示を行わせる場合に、簡単なアドレス変換動
作を行わせるだけで行間全体に亘る縦方向の榛表示を行
わせることができて表示パターン発生器の表示パターン
としては従来のような特別なパターンを何等具備する必
要がなく、従って表示パターン発生器としては小容量の
メモリーでしかも小型、安価にできる上に画面の縦方向
に一列に連続する榛グラフのような表示が可能となる。

【図面の簡単な説明】

第１図はＣＲＴ画面に表示する榛グラフ表示の表示例を
示す図、第２図イ，口は第１図の表示例の一つの表示状
態についての具体的表示構成を示す図、第３図は本発明
装置に係る表示制御構成を示すブロック図、第４図及び
第５図は本発明装置の動作状態を説明するためのタイミ
ングチャートである。１：表示パターン発生器、３：ＣＲＴ表示部、４：リフ
レツシュメモリ、５：デコーダ、６：ＣＲＴ制御回路、
７Ａ，７８：ラスターアドレス変換回路。第１図第２図第３図第４図第５図

Claims

【特許請求の範囲】

１表示画面の各行をＮ本のラスターから構成し、前記
行の上、下部に夫々余白部を残してＮ本のラスター領域
より少ない領域ｎにパターンを表示させるための表示パ
ターンを備えた表示パターン発生器を有し、送られてく
る文字、記号等のデータに対応した前記表示パターンを
選択しかつ前記領域ｎに対応するラスター走査信号に同
期して順次表示パターンをアドレス制御して前記表示パ
ターン発生器から表示パターン信号を発生させることに
より表示画面の領域ｎに選択パターンを映出させるＣＲ
Ｔ表示装置において、前記表示パターン発生器に送ら
れる文字、記号等のデータが、上記表示パターンの表示
領域ｎ以外の行である表示領域Ｎの上、下の余白部に対
して表示パターンの上、下を拡張させる拡張データであ
るか否かを検出する検出手段と、前記検出手段の拡張
データ検出に応答して動作し、Ｎ本のラスター領域の上
、下の余白部に対応したラスター走査信号に同期して予
め割当てられた表示パターンの所定アドレス位置を選択
するアドレス信号をまた領域ｎに対応するラスター走査
信号に同期して順次表示パターンをアドレスするアドレ
ス信号を発生するところのラスターアドレス変換手段と
を備え、前記変換手段のアドレス信号で表示パターン
発生器の選択された表示パターンをアドレス制御して表
示画面のＮ本のラスター領域に当該パターンの上、下を
拡張して表示させるようにしたＣＲＴ表示装置。