JPS60128663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60128663A JPS60128663A JP58236828A JP23682883A JPS60128663A JP S60128663 A JPS60128663 A JP S60128663A JP 58236828 A JP58236828 A JP 58236828A JP 23682883 A JP23682883 A JP 23682883A JP S60128663 A JPS60128663 A JP S60128663A
- Authority
- JP
- Japan
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- film
- region
- base region
- semiconductor substrate
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）８発明の技術分野
本発明は四速・ｉｌｋ＋集積半導体装置、特にバイポー
ラ素子の製造方法に関するものである。
ラ素子の製造方法に関するものである。
（ｂ）、技術の背景
集積回路の高速化・商集積化に伴い、それを構成するト
ランジスタは微細化されエミツタ幅は２μｍあるいはそ
れ以下になってきた。寸法縮小によりトランジスタは篩
速化されるため、どのよう−にしてトランジスタの微ｋ
ＩＩＩ化をマｊうか種々提案されている。
ランジスタは微細化されエミツタ幅は２μｍあるいはそ
れ以下になってきた。寸法縮小によりトランジスタは篩
速化されるため、どのよう−にしてトランジスタの微ｋ
ＩＩＩ化をマｊうか種々提案されている。
商運トランジスタのエミッタ形成に多結晶半導体を不純
物導入源として用い、かつこれをそのままエミッタ・コ
ンタクトに用いる方法ばつぎのような多くの利点をもつ
ため広く利用されている。
物導入源として用い、かつこれをそのままエミッタ・コ
ンタクトに用いる方法ばつぎのような多くの利点をもつ
ため広く利用されている。
この方法によると薄いエミツタ層に対しても熱処理によ
るエミッタ・ベース短絡が防止でき２．’ｒ４． ？Ｊ
度の不純物尋人が低温で行える。またコンタク１〜抵抗
を官することもない。さらにエミッタ形成時にエミッタ
上の絶縁膜を除去しないで、電流増幅率の制御が行える
。
るエミッタ・ベース短絡が防止でき２．’ｒ４． ？Ｊ
度の不純物尋人が低温で行える。またコンタク１〜抵抗
を官することもない。さらにエミッタ形成時にエミッタ
上の絶縁膜を除去しないで、電流増幅率の制御が行える
。
商運トランジスタのベースは、ベース・コンタクトをと
るため高濃度に不純物を導入してなる外部ベースと、ト
ランジスタ機能に与かる内部ベースに分けて形成される
場合か多い。高速化のためには、素子面積を小さくし、
ベース層を浅く形成しなければならないが、そうすると
ベース拡がり抵抗が大きくなり高速化を阻害する。ベー
ス拡がり↑１（抗を小さくするためエミッタと外部ベー
ス領域間の距離を小さくしなければならない。そのため
外部ベースはエミッタに自己整合して形成され、内部・
＼−スの領域を画定する。
るため高濃度に不純物を導入してなる外部ベースと、ト
ランジスタ機能に与かる内部ベースに分けて形成される
場合か多い。高速化のためには、素子面積を小さくし、
ベース層を浅く形成しなければならないが、そうすると
ベース拡がり抵抗が大きくなり高速化を阻害する。ベー
ス拡がり↑１（抗を小さくするためエミッタと外部ベー
ス領域間の距離を小さくしなければならない。そのため
外部ベースはエミッタに自己整合して形成され、内部・
＼−スの領域を画定する。
１：：１速化・＋Ｂ（ｉ ｇ積比のため、上記のような
種々の工夫がなされているが、集積化の容易性、製造−
１−程の安定性、信頼性の而からも検ｉｔ”ｌされなげ
ればならない。
種々の工夫がなされているが、集積化の容易性、製造−
１−程の安定性、信頼性の而からも検ｉｔ”ｌされなげ
ればならない。
（Ｃ）、従来技術と問題点
第１図に従来例による商運・高集積半導体装置のバイポ
ーラ・トランジスタのＷｉ面を示す。図において、１ば
半導体基板、２ばエピタキシャルｊ＠、３は分離層、４
ば外部ベース、５は内部ベース、６はエミッタ、７はく
ぼみ、８．．１０は絶イ側祠、９は多結晶半導体層を示
す。まづ半導体基板１の上に、反対導電型のエピクキシ
ャ１１層２を堆積し、半導体基板と同し導電型の分離ｊ
錯３を形成して素子領域を画定する。この素子領域内の
エピタキシャル層２をコレクタとし、前記の方法により
外ＭＢベース４、内部ベース５およびエミ・ツタ６を形
成する。つぎに外部ベース４の周囲にくばみ７をコ二ソ
チンクにより形成し、その中に順次絶縁層８１、ベース
引き出し用の多結晶半導体層９、絶縁層１０を堆積する
。
ーラ・トランジスタのＷｉ面を示す。図において、１ば
半導体基板、２ばエピタキシャルｊ＠、３は分離層、４
ば外部ベース、５は内部ベース、６はエミッタ、７はく
ぼみ、８．．１０は絶イ側祠、９は多結晶半導体層を示
す。まづ半導体基板１の上に、反対導電型のエピクキシ
ャ１１層２を堆積し、半導体基板と同し導電型の分離ｊ
錯３を形成して素子領域を画定する。この素子領域内の
エピタキシャル層２をコレクタとし、前記の方法により
外ＭＢベース４、内部ベース５およびエミ・ツタ６を形
成する。つぎに外部ベース４の周囲にくばみ７をコ二ソ
チンクにより形成し、その中に順次絶縁層８１、ベース
引き出し用の多結晶半導体層９、絶縁層１０を堆積する
。
このような構造のトランジスタでは、外部−ζ−スス４
りコンタクトのための引き出しが多結、情半導体Ｍ９に
より行われ、この分たけ素子面積力く大きくなり高速化
・高集積化が阻害される。
りコンタクトのための引き出しが多結、情半導体Ｍ９に
より行われ、この分たけ素子面積力く大きくなり高速化
・高集積化が阻害される。
（ｄ）１発明の目的
本発明の目的は従来技術の有するＥ記の欠点を除去し、
ヘ−ス拡がり抵抗が小さく、かつ素子［０ｊ積カ小さい
Ａ速バイポーラ・トランジスタを有−，４−る商運・Ｉ
）ｈ集積半導体装置の製造方法を提供することにある。
ヘ−ス拡がり抵抗が小さく、かつ素子［０ｊ積カ小さい
Ａ速バイポーラ・トランジスタを有−，４−る商運・Ｉ
）ｈ集積半導体装置の製造方法を提供することにある。
（ｅ）８発明の構成
上記の目的は本発明によれば、ベース領域形成部の縁端
の少なくとも一部をエツチングにより掘り下げて半導体
基板の１１１す而を露出させる工程と、エミッタ領域形
成部上の銅酸化マスクＩＱをマスクにし不純物を導入し
て該ベース領域形成部の縁端に外部−１−ス領域を形成
する］工程と、半導体語根上全面に第１の多結晶半導体
膜と第１の絶縁膜を被着する］工程と、ベース領域形成
部の第１の多結晶半導体膜と第１の絶縁膜を除去するに
稈と、外部ベース領域の上向と第１の多結晶半導体膜の
側面に第２の絶縁膜を形成してｉｉｊ記第１の絶縁膜と
接続する工程と、エミッタ領域形成部」二の銅酸化マス
ク膜を除去し、半導体基板全面に第２の多結晶半導体膜
を破着し、この上から不純物を導入してエミッタ領域と
内部ベース領域を形成する工程を自することを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
の少なくとも一部をエツチングにより掘り下げて半導体
基板の１１１す而を露出させる工程と、エミッタ領域形
成部上の銅酸化マスクＩＱをマスクにし不純物を導入し
て該ベース領域形成部の縁端に外部−１−ス領域を形成
する］工程と、半導体語根上全面に第１の多結晶半導体
膜と第１の絶縁膜を被着する］工程と、ベース領域形成
部の第１の多結晶半導体膜と第１の絶縁膜を除去するに
稈と、外部ベース領域の上向と第１の多結晶半導体膜の
側面に第２の絶縁膜を形成してｉｉｊ記第１の絶縁膜と
接続する工程と、エミッタ領域形成部」二の銅酸化マス
ク膜を除去し、半導体基板全面に第２の多結晶半導体膜
を破着し、この上から不純物を導入してエミッタ領域と
内部ベース領域を形成する工程を自することを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
本発明は従来のプ１コセスを用いた商運・高集積半導体
装置の製造方法に係り、フィールド酸化領域により画定
された素子領域内に形成された１月１速バイポーラ・ト
ランジスタの外部ベース領域の側面よりコンタクトをと
って素子外に導くことに、↓す、素子面積の低減と高速
化を狙ったものである。
装置の製造方法に係り、フィールド酸化領域により画定
された素子領域内に形成された１月１速バイポーラ・ト
ランジスタの外部ベース領域の側面よりコンタクトをと
って素子外に導くことに、↓す、素子面積の低減と高速
化を狙ったものである。
（ｆ）１発明の実施例
第２図は本発明の実施例を−Ｌ稈鴫に示す半導体基板の
断面図である。
断面図である。
第２図（ａ）において、半導体基板２】としてｐ型シリ
コン貼板−ヒにｎ型シリコン・エピタキシャル層を堆積
したものを用い、種々の素子ＣＪこの１］型シリコン・
エピタキシャル層内に形成される。まづ半導体基板上に
銅酸化マスク）挨として窒化シリコン＋＋ｐ ２２を５
００人被着生る。
コン貼板−ヒにｎ型シリコン・エピタキシャル層を堆積
したものを用い、種々の素子ＣＪこの１］型シリコン・
エピタキシャル層内に形成される。まづ半導体基板上に
銅酸化マスク）挨として窒化シリコン＋＋ｐ ２２を５
００人被着生る。
つぎに第２図（ｂｌにおいて、通常のりソゲラフイエ程
で、窒化シリコン股をバタニンクし素子領域以外の部分
をプラズマでエツチングする。つぎに素子領域上の窒化
シリコンｊ１￥２２をマスクにして商工（１５気圧）の
ウェット状態で酸化し、フイ−ルド酸化領域とじ−ζ厚
さ１μｍの酸化シリコン膜２：（を得る。
で、窒化シリコン股をバタニンクし素子領域以外の部分
をプラズマでエツチングする。つぎに素子領域上の窒化
シリコンｊ１￥２２をマスクにして商工（１５気圧）の
ウェット状態で酸化し、フイ−ルド酸化領域とじ−ζ厚
さ１μｍの酸化シリコン膜２：（を得る。
・つきに第２図（Ｃ１において、酸化シリコン膜２３を
ぶつ酸で２分間エツチングし、シリコンの側面を２００
０Ａ露出させる。
ぶつ酸で２分間エツチングし、シリコンの側面を２００
０Ａ露出させる。
つぎに第２図（ｄ）において、窒化シリコン膜２２をエ
ミッタ領域上だけ残してパタニングし、これをマスクに
してボ１コン・イオン（Ｂ＋）を４０ｋｅνで１・１０
１５．ｍ−２注入し、外部ベース領域２４を形成する。
ミッタ領域上だけ残してパタニングし、これをマスクに
してボ１コン・イオン（Ｂ＋）を４０ｋｅνで１・１０
１５．ｍ−２注入し、外部ベース領域２４を形成する。
つぎに第２図（Ｑｌにおいζ、酸比（１Ｔｏｒｒ）気相
成長法により、半導体基板全面に第１の多結晶半導体膜
２５としてボロン４−＃入したＭＪ’ＭｆｉＣ５００Ｓ
２１０ のポリシリコンＩＫ’を５０．００人、その上
に第１の絶縁膜２６として酸化シリコン膜を２０゜０入
ネ波着する。
成長法により、半導体基板全面に第１の多結晶半導体膜
２５としてボロン４−＃入したＭＪ’ＭｆｉＣ５００Ｓ
２１０ のポリシリコンＩＫ’を５０．００人、その上
に第１の絶縁膜２６として酸化シリコン膜を２０゜０入
ネ波着する。
つぎに第２図（ｆｌにおいて、レジスト２７を用いて通
電のパタニング１こより、ＣＦ４−０２ （５％）のプ
ラスマ・エツチングを約１０分行い、素子領域上のポリ
シリコン膜２５と酸化シリコン膜２６を除去する。
電のパタニング１こより、ＣＦ４−０２ （５％）のプ
ラスマ・エツチングを約１０分行い、素子領域上のポリ
シリコン膜２５と酸化シリコン膜２６を除去する。
つぎに第２図（ｇｌにおいて、レジスト２７を除去し、
ポリシリコン膜２５の側面と外部ベース領域２４の上面
をＴ）’４ｉ圧酸化法で２０００人酸化し７、第２の絶
縁膜として酸化シリコン股２８を形成し在来の酸化シリ
コン股２６と接続させる。
ポリシリコン膜２５の側面と外部ベース領域２４の上面
をＴ）’４ｉ圧酸化法で２０００人酸化し７、第２の絶
縁膜として酸化シリコン股２８を形成し在来の酸化シリ
コン股２６と接続させる。
つぎに第２図（ｈｌにおいて、窒化シリコン股２２を除
去し、半導体基板全面に第２の多結晶半導体；模として
不純物を添加しないポリシリコン膜２９を１０００人被
着Ｕ３１唆化シリコン股２．６．２８をマスクにして半
導体基板全曲に（ｉｌｌ；素イオン（Ａｓ＋）を６０ｋ
ｅＶ Ｔ： １ ・１０’６ｃｍ−２注人Ｌ７．１ミツ
タ領域３０を形成Ｊ−る。−イオン注入後の１０００’
Ｃ。
去し、半導体基板全面に第２の多結晶半導体；模として
不純物を添加しないポリシリコン膜２９を１０００人被
着Ｕ３１唆化シリコン股２．６．２８をマスクにして半
導体基板全曲に（ｉｌｌ；素イオン（Ａｓ＋）を６０ｋ
ｅＶ Ｔ： １ ・１０’６ｃｍ−２注人Ｌ７．１ミツ
タ領域３０を形成Ｊ−る。−イオン注入後の１０００’
Ｃ。
４０分のアニールで内部ベース領Ｌ５ｉ３１も同時に形
成される。
成される。
以上でトランジスタの基本的な領域の形成を終わり、以
後は通常の１程を経て半導体装置を完成する。
後は通常の１程を経て半導体装置を完成する。
実施例では、半導体基板２１としてｐ型シリコン基板上
のｎ型シリニノン・エピタキシャル層を用いたが、これ
をｒ１型シリコン基板上のｐ型シリコン・エピタキシャ
ル層、１１体のシリコン基板、あ・乙いは他の半導体基
板を用いてもよい。また耐酸化マスク股とＬ２て窒化シ
リコン膜２２を５００人被２存シたか、シリコン７Ａ
４ｆｉとの間に、窒化シリコンとシリコンの熱膨張率の
差による歪応力を緩和し゛（窒化シリコンＩＩＱの剥ｐ
ｓ＋ｔを防くための緩衝膜として酸化シリコン膜を１０
０人程度挟んでもよい。
のｎ型シリニノン・エピタキシャル層を用いたが、これ
をｒ１型シリコン基板上のｐ型シリコン・エピタキシャ
ル層、１１体のシリコン基板、あ・乙いは他の半導体基
板を用いてもよい。また耐酸化マスク股とＬ２て窒化シ
リコン膜２２を５００人被２存シたか、シリコン７Ａ
４ｆｉとの間に、窒化シリコンとシリコンの熱膨張率の
差による歪応力を緩和し゛（窒化シリコンＩＩＱの剥ｐ
ｓ＋ｔを防くための緩衝膜として酸化シリコン膜を１０
０人程度挟んでもよい。
また内部ベースの形成はエミッタの形成と同時に行った
か、単独に外部ベース形成以前に素子領域内に不純物を
導入して形成しても発明の要旨は変わらない。
か、単独に外部ベース形成以前に素子領域内に不純物を
導入して形成しても発明の要旨は変わらない。
田） う℃明の〃ノ果
以上詳＄１１１に説明したように本発明によれば、ベー
ス）Ｊｊ、かり抵抗が小さく、かつ素子面積が小さい＋
：’ｉ＋ ｍバイポーラ・）−ランジスタを杓′３゛る
＋１４速・高梁４１°（半導体装置の製造方法を提供す
ることができる。
ス）Ｊｊ、かり抵抗が小さく、かつ素子面積が小さい＋
：’ｉ＋ ｍバイポーラ・）−ランジスタを杓′３゛る
＋１４速・高梁４１°（半導体装置の製造方法を提供す
ることができる。
第１図に従来例によるｌｌ’ｉＪ迷・高集積半導体装置
のバイポーラ・トランジスタの断面、第２図は本発明の
実施例を工程順に示す半導体基板の断面図である。 図において、１は半導体基板、２はエピタキシャル層、
３は分離ｊ皆、４は外部ベース、５は内部ベース、６は
エミッタ、７ばくはみ、８．１０は絶縁層、９ば多結晶
半導体Ｊ蔭、２１は半専体系扱、２２は銅酸化マスタ映
、２３はフィールＦｆ’ｔ’に化餉域、２４ば外部ベー
ス領域、２５は第１の多結晶半導体膜、２６は第１の絶
縁膜、２７はレジスト、２ Ｉｉは第２の絶縁１挨、２
９は第２の多結晶半導体膜、３０ばエミッタ領域、３１
は内部−１−ス領域をンＪくす。 把Ｉ叫 ＃２叫 第２図
のバイポーラ・トランジスタの断面、第２図は本発明の
実施例を工程順に示す半導体基板の断面図である。 図において、１は半導体基板、２はエピタキシャル層、
３は分離ｊ皆、４は外部ベース、５は内部ベース、６は
エミッタ、７ばくはみ、８．１０は絶縁層、９ば多結晶
半導体Ｊ蔭、２１は半専体系扱、２２は銅酸化マスタ映
、２３はフィールＦｆ’ｔ’に化餉域、２４ば外部ベー
ス領域、２５は第１の多結晶半導体膜、２６は第１の絶
縁膜、２７はレジスト、２ Ｉｉは第２の絶縁１挨、２
９は第２の多結晶半導体膜、３０ばエミッタ領域、３１
は内部−１−ス領域をンＪくす。 把Ｉ叫 ＃２叫 第２図
Claims (1)
- へ−ス領域形成部の縁端の少なくとも一部をエツチング
により掘り下げて半導体基板の側面を露出させる工程と
、エミッタ領域形成部上の耐酸化マスクＩＬＱをマスク
にし不純物を導入して該ベース領域形成部の縁端に外部
ベース領域を形成する工程と、半導体語根上全面に第１
の多結晶半導体膜と第１の絶縁；挨を被着する工程と、
ベース領域形成部の第１の多結晶半導体膜と第１の絶縁
膜を除去する工程と、外部ベース領域の上面と第１の多
結晶半導体膜の側面に第２の絶縁膜を形成して前記第１
の絶縁膜と接続する工程と、エミッタ領域形成部上の１
ｌｉＪ酸化マスク）１９を除去し、半導体基板全面に第
２の多結晶半導体膜を被着し、この上から不純物を導入
してエミッタ領域と内部ベース領域を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236828A JPS60128663A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236828A JPS60128663A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128663A true JPS60128663A (ja) | 1985-07-09 |
Family
ID=17006381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58236828A Pending JPS60128663A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
-
1983
- 1983-12-15 JP JP58236828A patent/JPS60128663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119064A (ja) * | 1987-10-31 | 1989-05-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
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