JPS60130921A - 多入力ｃｍｏｓゲ−ト回路 - Google Patents
多入力ｃｍｏｓゲ−ト回路Info
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- JPS60130921A JPS60130921A JP58240104A JP24010483A JPS60130921A JP S60130921 A JPS60130921 A JP S60130921A JP 58240104 A JP58240104 A JP 58240104A JP 24010483 A JP24010483 A JP 24010483A JP S60130921 A JPS60130921 A JP S60130921A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は簡素化した多入力ＣＭＯＳゲート回路を提供す
ることを目的とするものである。
ることを目的とするものである。
従来例の構成とその問題点
一般に多入力（：’ＭＯＳゲート回路は、入力数ｎに対
して２ｎ個の最小素子数を必要とする。このため集積回
路ＩＣ化する場合のチップ面積が増大するのは否めず、
単に２進カウンタの計数値を検出すデコーダとして用い
るには極めて不向きであった。係る欠点を解消すべく本
発明者は特願昭５７−５９５３７号にょ多構成素子数を
（ｎ＋２ ）個になし得る多入力ＣＭＯＳゲート＠路を
提供した。
して２ｎ個の最小素子数を必要とする。このため集積回
路ＩＣ化する場合のチップ面積が増大するのは否めず、
単に２進カウンタの計数値を検出すデコーダとして用い
るには極めて不向きであった。係る欠点を解消すべく本
発明者は特願昭５７−５９５３７号にょ多構成素子数を
（ｎ＋２ ）個になし得る多入力ＣＭＯＳゲート＠路を
提供した。
第１図にその１回路構成を例示する。
第１図において、ＡはＮＡＮＤゲート回路、ＢはＮＯＲ
ゲート回路である。
ゲート回路である。
ＮＡＮＤゲート回路Ａ回路式力数ｎに対応したｎ個の直
列接続されたエンハンスメントタイプのＮチャネルＭＯ
３）ランジスタ（Ｎ形トランジスタ）ＱＮｌ、ＯＮ２．
ＯＮ３・・・・・・ＱＮｎと１個のエンハンスメントタ
イプのＰチャネルＭＯＳトランジスタ０Ｐ１及び負荷素
子ＱＬ１の合計（ｎ＋２）個の素子で構成され、直列接
続されたＮ形トランジスタ群の一端は出力端子すに他端
は第１電源■ｓｓに接続され、夫々のゲートを入力端子
ａ １＊ ａ ２ ｔ ａ ｓ・・・・・・ａｎとして
いる。Ｐ形トランジスタＱＰ１は一端が第２電源ｖＤＤ
に他端が出力端子すに接続され、ゲートがＮ形トランジ
スタＱＮ１のゲートと接続されている。
列接続されたエンハンスメントタイプのＮチャネルＭＯ
３）ランジスタ（Ｎ形トランジスタ）ＱＮｌ、ＯＮ２．
ＯＮ３・・・・・・ＱＮｎと１個のエンハンスメントタ
イプのＰチャネルＭＯＳトランジスタ０Ｐ１及び負荷素
子ＱＬ１の合計（ｎ＋２）個の素子で構成され、直列接
続されたＮ形トランジスタ群の一端は出力端子すに他端
は第１電源■ｓｓに接続され、夫々のゲートを入力端子
ａ １＊ ａ ２ ｔ ａ ｓ・・・・・・ａｎとして
いる。Ｐ形トランジスタＱＰ１は一端が第２電源ｖＤＤ
に他端が出力端子すに接続され、ゲートがＮ形トランジ
スタＱＮ１のゲートと接続されている。
負荷素子ＱＬ１は第２！ＶＤＤと出力端子すとの間に接
続されている。
続されている。
一方、ＮＯＲゲート回路Ｂは、ｎ個の直列接続されたＰ
形トランジスタＱＰ１．ＱＰ２．ＱＰ３・・・・・・Ｑ
Ｐｎと１個のＮ形トランジスタＱＮ１及び負荷素子ＱＬ
１とで構成され、直列接続されたＰ形トランジスタ接続
され、夫々のゲートを入力端子ａ １＊ ａ ２ ｅ
ａ ３・・・・・・ａｎとしている。Ｎ形トランジスタ
ＱＮ１は一端が第２電源ｖｓｓに他端が出力端子すに接
続されゲートがＰ形トランジスタＱＰ１のゲートと接続
されている。負荷素子ＱＬ１は第２電源ｖｓｓと出力端
子すとの間に接続されている。
形トランジスタＱＰ１．ＱＰ２．ＱＰ３・・・・・・Ｑ
Ｐｎと１個のＮ形トランジスタＱＮ１及び負荷素子ＱＬ
１とで構成され、直列接続されたＰ形トランジスタ接続
され、夫々のゲートを入力端子ａ １＊ ａ ２ ｅ
ａ ３・・・・・・ａｎとしている。Ｎ形トランジスタ
ＱＮ１は一端が第２電源ｖｓｓに他端が出力端子すに接
続されゲートがＰ形トランジスタＱＰ１のゲートと接続
されている。負荷素子ＱＬ１は第２電源ｖｓｓと出力端
子すとの間に接続されている。
即ち、回路Ａと回路Ｂは丁度対称回路になっており、入
力のうちの少なくとも１つがコンプリメンタリ構成とな
っている。ＡではＱＮｌとＱＰｌが、ＢではＱＰ とＱ
Ｎがそれぞれコンプリメンタリ構１ 成である。
力のうちの少なくとも１つがコンプリメンタリ構成とな
っている。ＡではＱＮｌとＱＰｌが、ＢではＱＰ とＱ
Ｎがそれぞれコンプリメンタリ構１ 成である。
ここで、負荷素子ＱＬ１は能動素子、例えばＰ形トラン
ジスタ、Ｎ形トランジスタで構成しても構わない。
ジスタ、Ｎ形トランジスタで構成しても構わない。
以上説明した多入力ＣＭＯＳゲート回路をＩＣ化すると
第２図に示す如く各接続点に浮遊容量ｃ１゜Ｃ２，Ｃ３
・・・・・・Ｃｎがつき、これによるデコード誤動作が
発生する。第３図はその様子を示した波形図である。
第２図に示す如く各接続点に浮遊容量ｃ１゜Ｃ２，Ｃ３
・・・・・・Ｃｎがつき、これによるデコード誤動作が
発生する。第３図はその様子を示した波形図である。
以下第２図、第３図による従来例の回路動作を説明する
。ここでは説明を簡単にするために入力数が４つ（ｎ＝
４）１のＮＡＮＤゲート回路の場合について、フリーカ
ウントするアップカウンタのＱ出力またはダウンカウン
タのＱ出力をデコードする１例を示す。なお浮遊容量Ｃ
１，Ｃ２，Ｃ３，Ｃ４は全て等しく、直列接続したＮ形
トランジスタＱＮ１゜ＯＮ２．ＯＮ３．ＯＮ４のオン抵
抗は十分低く、かつバックゲートバイアス効果等を無視
して説明する。
。ここでは説明を簡単にするために入力数が４つ（ｎ＝
４）１のＮＡＮＤゲート回路の場合について、フリーカ
ウントするアップカウンタのＱ出力またはダウンカウン
タのＱ出力をデコードする１例を示す。なお浮遊容量Ｃ
１，Ｃ２，Ｃ３，Ｃ４は全て等しく、直列接続したＮ形
トランジスタＱＮ１゜ＯＮ２．ＯＮ３．ＯＮ４のオン抵
抗は十分低く、かつバックゲートバイアス効果等を無視
して説明する。
第３図に示すカウンタのＬ Ｓ Ｂ’ （ａ １）〜Ｍ
ＳＢＣａ＞’ｃ第２図の８１〜ａ４の入力とする。まず
、計数値が１５の場合、即ち、１６〜０の期間ではａ
”−ａ は全てＨ−′ｃＮ形トランジスタＱＮ１〜ＱＮ
４ ４ が全て“’ ＯＮ’″し、出力端子すの電位はｖＬとな
る。
ＳＢＣａ＞’ｃ第２図の８１〜ａ４の入力とする。まず
、計数値が１５の場合、即ち、１６〜０の期間ではａ
”−ａ は全てＨ−′ｃＮ形トランジスタＱＮ１〜ＱＮ
４ ４ が全て“’ ＯＮ’″し、出力端子すの電位はｖＬとな
る。
ｖＬの大きさは、ＱＮ１〜ＱＮ４の合成ＯＮ抵抗と負荷
素子ＱＬ１應と彊圧比で決まるので、次段の回路が誤動
作しないレベルに設定すればよい。即ち、期間１６〜○
ではＱＮ１〜ＱＮ４が全て”ＯＮ”するＲめの容量Ｃ１
〜Ｃ４の電荷は全て放電されて、各接続点の電位は０で
ある（実際には■Ｌ−ｏの範囲にある）。次に期間０〜
１ではＣ１〜Ｃ４は全てＬで、Ｐ形トランジスタＱＰ１
のみがＯＮして、ＱＮ１〜ＱＮ４は全てＯＦＦする。従
って、Ｃ１ＫｆｄＱＰ１とＱＬｌにより電荷が充電され
て出力端子すはｖＤＤになる。ここで、ＱＰｌのＯＮ抵
抗に対するＱＬｌの抵抗は十分大きいので以降の説明で
は無視する。但し、Ｃ２〜Ｃ４の電荷は０である０次に
期間１〜２ではａｌがＨでＣ２〜ａ４がＬであるためＱ
ＮｌだけＯＮして、Ｃ１の電荷が０２に分配される現象
が起り、出力端子すの電位はｖＤＤ／２になる。
素子ＱＬ１應と彊圧比で決まるので、次段の回路が誤動
作しないレベルに設定すればよい。即ち、期間１６〜○
ではＱＮ１〜ＱＮ４が全て”ＯＮ”するＲめの容量Ｃ１
〜Ｃ４の電荷は全て放電されて、各接続点の電位は０で
ある（実際には■Ｌ−ｏの範囲にある）。次に期間０〜
１ではＣ１〜Ｃ４は全てＬで、Ｐ形トランジスタＱＰ１
のみがＯＮして、ＱＮ１〜ＱＮ４は全てＯＦＦする。従
って、Ｃ１ＫｆｄＱＰ１とＱＬｌにより電荷が充電され
て出力端子すはｖＤＤになる。ここで、ＱＰｌのＯＮ抵
抗に対するＱＬｌの抵抗は十分大きいので以降の説明で
は無視する。但し、Ｃ２〜Ｃ４の電荷は０である０次に
期間１〜２ではａｌがＨでＣ２〜ａ４がＬであるためＱ
ＮｌだけＯＮして、Ｃ１の電荷が０２に分配される現象
が起り、出力端子すの電位はｖＤＤ／２になる。
次に期間２〜３ではＣ２がＨでａ １＊ ａ ｓ 、
ａ ４がＬであるためＱＰｌとＯＮ２とがＯＮｊ、て、
ＱＰｌによりＣ１は再びｖＤＤに充電される。一方、Ｏ
Ｎ２もＯＮしているためＣ２から０３への電荷分配が起
り、■ＤＤ／４となる。次に期間３〜４ではａ １＊
ａ ２がＨでａ ３＊ ａ ４がＬであるためＱＮｌと
ＯＮ２とがＯＮして、Ｃ１カラＣ２，Ｃ３ヘノ電荷分配
が起り、ｖＤＤ／２となる。以降同様の電荷分配を各容
量間で繰返し、結局出力端子すは第３図に示す電位の変
化を起す。
ａ ４がＬであるためＱＰｌとＯＮ２とがＯＮｊ、て、
ＱＰｌによりＣ１は再びｖＤＤに充電される。一方、Ｏ
Ｎ２もＯＮしているためＣ２から０３への電荷分配が起
り、■ＤＤ／４となる。次に期間３〜４ではａ １＊
ａ ２がＨでａ ３＊ ａ ４がＬであるためＱＮｌと
ＯＮ２とがＯＮして、Ｃ１カラＣ２，Ｃ３ヘノ電荷分配
が起り、ｖＤＤ／２となる。以降同様の電荷分配を各容
量間で繰返し、結局出力端子すは第３図に示す電位の変
化を起す。
ちなみに８１がＬの期間では必ずｏＰｌがＯＮするので
ｖＤＤ となり、期間６〜６ 、７〜８ 、９〜１０゜
１１〜１２，１３〜１４では３ｖＤＤ／４，２７ｖＤＤ
／” ｅ ７５ｖＤ］）／９６ ｗ４６０ＶＤｐ／６７
６ 、１０２６ ＶＤ Ｄ／１１５２となる電位になる
。即ち、浮遊容量Ｃ１Ｃ４での電荷分配現象によシ出力
端子すのＨレベルがｖＤＤ一定とならず、次段回路の誤
動作を引き起す問題点があった。
ｖＤＤ となり、期間６〜６ 、７〜８ 、９〜１０゜
１１〜１２，１３〜１４では３ｖＤＤ／４，２７ｖＤＤ
／” ｅ ７５ｖＤ］）／９６ ｗ４６０ＶＤｐ／６７
６ 、１０２６ ＶＤ Ｄ／１１５２となる電位になる
。即ち、浮遊容量Ｃ１Ｃ４での電荷分配現象によシ出力
端子すのＨレベルがｖＤＤ一定とならず、次段回路の誤
動作を引き起す問題点があった。
なお、実際にはカウンタ出力が伝播遅延τＰ、Ｄを伴な
う、Ｎ形トランジスタＱＮ１〜ＱＮ２にバックゲートバ
イアスがあるなどの種々の要因によシ、複雑な動作を呈
し、浮遊容量Ｃに対して０２〜Ｃ４が大なる場合は、さ
らに出力端子すの電位はＬレベルに接近し、最早や使用
不能となる。
う、Ｎ形トランジスタＱＮ１〜ＱＮ２にバックゲートバ
イアスがあるなどの種々の要因によシ、複雑な動作を呈
し、浮遊容量Ｃに対して０２〜Ｃ４が大なる場合は、さ
らに出力端子すの電位はＬレベルに接近し、最早や使用
不能となる。
発明の目的
本発明は、係る従来例の電荷分配による問題点を一掃し
た多入力ゲート回路を提供するものである。
た多入力ゲート回路を提供するものである。
発明の構成
本発明は、従来例の回路構成に新たに１つの負荷素子を
追加するだけの極めて簡単な構成で問題点を解消し得る
ものである。
追加するだけの極めて簡単な構成で問題点を解消し得る
ものである。
即ち、直列接続された複数の同極性ＭＯ８）ランジスタ
の一端を出力端子に他端を第１電源に接続すると共に夫
々のゲートを入力端子とし、前記ＭＯ８）ランジスタ群
のトランジスタと逆極性のＭＯＳ）ランジスタの一端を
第２電源に他端を前記出力端子に接続すると共に前記Ｍ
Ｏ３）ランジスタ群の少なくとも１つとコンプリメタリ
構成となるようにゲートを接続し、前記出力端子と前記
第２電源との間に第１負荷素子を接続し、コンプリメタ
リ構成した前記ＭＯ８）ランジスタ群のトランジスタの
前記第１電源側の接続点と前記第２電源との間に第２負
荷素子を接続した構成とするものである。係る構成にお
いて、第１．第２負荷素子は能動素子（Ｎ形またはＰ形
トランジスタ等）で構成しても良く、また第２負荷素子
を前記逆極性ＭＯ３）ランジスタと同期性のトランジス
タで構成し、そのゲートを前記逆極性ＭＯ８）ランジス
タのゲートに接続しても良い。
の一端を出力端子に他端を第１電源に接続すると共に夫
々のゲートを入力端子とし、前記ＭＯ８）ランジスタ群
のトランジスタと逆極性のＭＯＳ）ランジスタの一端を
第２電源に他端を前記出力端子に接続すると共に前記Ｍ
Ｏ３）ランジスタ群の少なくとも１つとコンプリメタリ
構成となるようにゲートを接続し、前記出力端子と前記
第２電源との間に第１負荷素子を接続し、コンプリメタ
リ構成した前記ＭＯ８）ランジスタ群のトランジスタの
前記第１電源側の接続点と前記第２電源との間に第２負
荷素子を接続した構成とするものである。係る構成にお
いて、第１．第２負荷素子は能動素子（Ｎ形またはＰ形
トランジスタ等）で構成しても良く、また第２負荷素子
を前記逆極性ＭＯ３）ランジスタと同期性のトランジス
タで構成し、そのゲートを前記逆極性ＭＯ８）ランジス
タのゲートに接続しても良い。
実施例の説明
第４図Ａ、Ｂに本発明の基本構成を示す、ＡはＮＡＮＤ
ゲート回路、ＢはＮＯＲゲート回路であシ、第１図従来
例と異なるのは、第２負荷素子ＱＬ２を追加した点であ
る。
ゲート回路、ＢはＮＯＲゲート回路であシ、第１図従来
例と異なるのは、第２負荷素子ＱＬ２を追加した点であ
る。
即ち、回路ＡにおいてはＯＮ１〜ＱＮｎが同極性ＭＯ３
）ランジスタであり、ＱＰｌが逆極性トランジスタ、Ｑ
Ｌｌ、ＱＬ２が第１．第２負荷素子、”ｓｓが第１電源
、ｖＤＤが第２電源である。また、回路ＢにおいてはＱ
Ｐ１〜ＱＰｎが同極性ＭＯ８）ランジスタであり、ＱＮ
ｌが逆極性トランジスタ、ＱＬｌ。
）ランジスタであり、ＱＰｌが逆極性トランジスタ、Ｑ
Ｌｌ、ＱＬ２が第１．第２負荷素子、”ｓｓが第１電源
、ｖＤＤが第２電源である。また、回路ＢにおいてはＱ
Ｐ１〜ＱＰｎが同極性ＭＯ８）ランジスタであり、ＱＮ
ｌが逆極性トランジスタ、ＱＬｌ。
ＱＬ２が第１．第２負荷素子、ｖＤＤが第１電源。
ｖｓｓが第２電源である。
次に、各接続点に浮遊容量０１〜Ｃｎがいたときの動作
を、第５図に示す４入力（ｎ＝４ ）のＮＡＮＤゲート
回路を例に第６図の波形図を参照して説明する。
を、第５図に示す４入力（ｎ＝４ ）のＮＡＮＤゲート
回路を例に第６図の波形図を参照して説明する。
第６図に示すカウンタ出力のＬ Ｓ Ｂ （ａ １）〜
ＭＳＢ（ａｎ）を第６図のａ１〜ａ４に入力する。まず
、計数値が１６の場合、即ち、１６〜０の期間ではａ１
〜ａ４は全てＨ″′ｃＮ形トランジスタＱＮ１〜ＱＮ４
が全て” ＯＮ ’″し、出力端子すの電位はＶＬとな
る。ｖＬの大きさは、ＱＮ１〜ＱＮ４の合成ＯＮ抵抗と
第１負荷素子ＱＬ１の抵抗との分圧比及びＱＮ２〜ＱＮ
４の合成ＯＮ抵抗と第２負荷素子ＱＬ２の抵抗との分圧
比とで決まシ、第１負荷素子ＱＬ１の抵抗値に比べて第
２負荷素子ＱＬ２の抵抗値を小さく設定するので、実際
には後者の分圧比でｖＬの大きさが決まる。この場合も
次段回路が誤動作しないレベルに設定しなければならな
い制約条件がある。
ＭＳＢ（ａｎ）を第６図のａ１〜ａ４に入力する。まず
、計数値が１６の場合、即ち、１６〜０の期間ではａ１
〜ａ４は全てＨ″′ｃＮ形トランジスタＱＮ１〜ＱＮ４
が全て” ＯＮ ’″し、出力端子すの電位はＶＬとな
る。ｖＬの大きさは、ＱＮ１〜ＱＮ４の合成ＯＮ抵抗と
第１負荷素子ＱＬ１の抵抗との分圧比及びＱＮ２〜ＱＮ
４の合成ＯＮ抵抗と第２負荷素子ＱＬ２の抵抗との分圧
比とで決まシ、第１負荷素子ＱＬ１の抵抗値に比べて第
２負荷素子ＱＬ２の抵抗値を小さく設定するので、実際
には後者の分圧比でｖＬの大きさが決まる。この場合も
次段回路が誤動作しないレベルに設定しなければならな
い制約条件がある。
次に４期間０〜１ではａ １〜ａ ４が全てＬ″′ＣＰ
形トランジスタＱＰ１のみがＯＮ’”し、ＱＮ１〜ＱＮ
４は全てＯＦＦする。従って、ＣにはＱＰｌにより電荷
が充電されて出力端子すはｖＤＤになる。一方、Ｃ２に
は比較的低抵抗である第２負荷素子ＱＬ２によシミ荷の
充電がなされる。このとき、少なくとも０〜１の期間内
で充電が完了できれば、Ｃ２はｖＤＤまで充電される。
形トランジスタＱＰ１のみがＯＮ’”し、ＱＮ１〜ＱＮ
４は全てＯＦＦする。従って、ＣにはＱＰｌにより電荷
が充電されて出力端子すはｖＤＤになる。一方、Ｃ２に
は比較的低抵抗である第２負荷素子ＱＬ２によシミ荷の
充電がなされる。このとき、少なくとも０〜１の期間内
で充電が完了できれば、Ｃ２はｖＤＤまで充電される。
従って、次の期間１〜２でａｌがＨとな！１ｌＱＮ１が
’ ＯＮ ”したときの０１からＣ２への電荷分配は起
らない。期間２〜３，４〜６，６〜７．８〜９，１０〜
１１．１２〜１３゜１４〜１６ではａｌがＬであシ、Ｑ
Ｐｌが”ＯＮ”して出力端子すの電位は■ＤＤになるの
で従来例同様問題はない０次に、期間３〜４では期間２
〜３でＯＮ２が”ＯＮ”となシ、Ｃ３への充電が第２負
荷素子ＱＬ２によりなされ、Ｃ２は既に充電しているか
ら同じく電荷分配は起らない。以下、期間６〜６．７〜
８，９〜１０．１１〜１２．１３〜１４において伺扛も
電荷分配を防止でき、従来例の問題点を解消することが
できる。なお、第１．第２負荷素子ＱＬ１．ＱＬ２は能
動素子（Ｎ形またはＰ形トランジスタ等）で構成できる
ことは言うまでもない。
’ ＯＮ ”したときの０１からＣ２への電荷分配は起
らない。期間２〜３，４〜６，６〜７．８〜９，１０〜
１１．１２〜１３゜１４〜１６ではａｌがＬであシ、Ｑ
Ｐｌが”ＯＮ”して出力端子すの電位は■ＤＤになるの
で従来例同様問題はない０次に、期間３〜４では期間２
〜３でＯＮ２が”ＯＮ”となシ、Ｃ３への充電が第２負
荷素子ＱＬ２によりなされ、Ｃ２は既に充電しているか
ら同じく電荷分配は起らない。以下、期間６〜６．７〜
８，９〜１０．１１〜１２．１３〜１４において伺扛も
電荷分配を防止でき、従来例の問題点を解消することが
できる。なお、第１．第２負荷素子ＱＬ１．ＱＬ２は能
動素子（Ｎ形またはＰ形トランジスタ等）で構成できる
ことは言うまでもない。
ここで、第２負荷素子ＱＬ２を抵抗または常時”ＯＮ”
している能動素子で構成する場合には、ｖＬの大きさを
次段回路が誤動作しない値以下にする必要があり、制約
を受ける欠点がある。
している能動素子で構成する場合には、ｖＬの大きさを
次段回路が誤動作しない値以下にする必要があり、制約
を受ける欠点がある。
第７図は係る制約条件を解消した本発明の１実株例であ
る。
る。
第７図Ａ、Ｂは、本発明の基本構成第４図Ａ。
Ｂに対応して示した実施例であり、第４図との差異は、
第２負荷素子ＮＬ２に逆極性トランジスタＱＰ ＱＮ
と同極性のＱＰ２．ＯＮ２を用い、そのゲ１！１ ４卜を逆極性トランジスタＱＰ１．ＱＮ２のゲートに接
続したものである。
第２負荷素子ＮＬ２に逆極性トランジスタＱＰ ＱＮ
と同極性のＱＰ２．ＯＮ２を用い、そのゲ１！１ ４卜を逆極性トランジスタＱＰ１．ＱＮ２のゲートに接
続したものである。
係る構成にすれば、回路ＡではＱＮｌが°’ＯＮ’″の
ときＱＰ と同様ＱＰ２ＯＦＦとすることができるため
、ｖＬのレベルを決めるのに関与しない構成が採れ、か
つＯＮが”ＯＦＦ”のときＱＰｌと同様゛α゛″するた
め、浮遊容量Ｃの充電にはＱＰｌのみで、Ｃ゛〜Ｃの充
電にはＱＰ２のみで行なうことが可 ｎ 能であシ、ｖＬに制約されないＯＮ抵抗とすることがで
き、確実な動作ができるものである。
ときＱＰ と同様ＱＰ２ＯＦＦとすることができるため
、ｖＬのレベルを決めるのに関与しない構成が採れ、か
つＯＮが”ＯＦＦ”のときＱＰｌと同様゛α゛″するた
め、浮遊容量Ｃの充電にはＱＰｌのみで、Ｃ゛〜Ｃの充
電にはＱＰ２のみで行なうことが可 ｎ 能であシ、ｖＬに制約されないＯＮ抵抗とすることがで
き、確実な動作ができるものである。
発明の詳細
な説明した如く、本発明によれば、構成素子数の少ない
（ｎ＋２ ）多入力ＣＭＯＳゲート回路に１つの第２負
荷素子を追加するだけの構成で浮遊容量による電荷分配
現象を解消でき、確実な動作を具現し得ると共に、構成
素子数２ｎ個の完全ＣＭＯＳ多入力ゲート回路に比べて
集積回路化したときのチップサイズは小さくでき、その
動作特性は同等で、消費電流も比較的小さくできる等の
効果を合せ持っている。
（ｎ＋２ ）多入力ＣＭＯＳゲート回路に１つの第２負
荷素子を追加するだけの構成で浮遊容量による電荷分配
現象を解消でき、確実な動作を具現し得ると共に、構成
素子数２ｎ個の完全ＣＭＯＳ多入力ゲート回路に比べて
集積回路化したときのチップサイズは小さくでき、その
動作特性は同等で、消費電流も比較的小さくできる等の
効果を合せ持っている。
第１図は従来の多入力ＣＭＯＳゲート回路の構成図、第
２図は従来の多入力ＣＭＯＳゲート回路の動作説明に供
する４人力ＮＡＮＤゲート回路の構成図第３図は第２図
の動作波形図、第４図は本発明の多入力ＣＭＯＳゲート
回路の基本構成図、第５図は本発明の多入力ＣＭＯＳゲ
ート回路の動作説明に供する４人力ＮＡＮＤゲート回路
の構成図、第６図は第６図の動作波形図、第７図は本発
明の一実施例である 多入力ＣＭＯＳゲート回路の構成
図である。 ■ＤＤ、ｖｓｓ・・・・・・電源、ＱＮ、〜ＱＮｎ・・
・・・・ＮチャネルＭＯ３）ランジスタ、ＱＰ１〜ＱＰ
ｎ・・・…ＰチャネルＭＯ３）ランジスタ、ＱＬｌ・・
・・・・第１負荷素子、ＱＬ２ ・・・・・・第２負荷
素子、ａ１〜ａｎ・・・・・・ゲート入力またはゲート
入力端子、ｂ・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第６図 （Ａ １ １８）
２図は従来の多入力ＣＭＯＳゲート回路の動作説明に供
する４人力ＮＡＮＤゲート回路の構成図第３図は第２図
の動作波形図、第４図は本発明の多入力ＣＭＯＳゲート
回路の基本構成図、第５図は本発明の多入力ＣＭＯＳゲ
ート回路の動作説明に供する４人力ＮＡＮＤゲート回路
の構成図、第６図は第６図の動作波形図、第７図は本発
明の一実施例である 多入力ＣＭＯＳゲート回路の構成
図である。 ■ＤＤ、ｖｓｓ・・・・・・電源、ＱＮ、〜ＱＮｎ・・
・・・・ＮチャネルＭＯ３）ランジスタ、ＱＰ１〜ＱＰ
ｎ・・・…ＰチャネルＭＯ３）ランジスタ、ＱＬｌ・・
・・・・第１負荷素子、ＱＬ２ ・・・・・・第２負荷
素子、ａ１〜ａｎ・・・・・・ゲート入力またはゲート
入力端子、ｂ・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第６図 （Ａ １ １８）
Claims (1)
- 【特許請求の範囲】 ０）直列接続された複数の同極性ＭＯ８）ランジスタの
一端を出力端子に他端を第１電源に接続すると共に夫々
のゲートを入力端子とし、前記ＭＯＳトランジスタ群の
トランジスタと逆極性のＭＯＳトランジスタの一端を第
２電源に他端を前記出力端子に接続すると共に前記ＭＯ
８）ランジスタ群のうちの少なくとも１つとコンプリメ
ンタリ構成となるようにゲートを接続し、前記出力端子
と前記第２電源との間に第１負荷素子を接続し、コンプ
リメンタリ構成した前記ＭＯ８）ランジスタ群のトラン
ジスタの前記第１電源側の接続点と前記第２電源との間
に第２負荷素子を接続したことを特徴とする多入力ＣＭ
ＯＳゲート回路。 （２）第１．第２負荷素子を夫々能動素子で構成したこ
とを特徴とする特許請求の範囲第１項記載の多入力ＣＭ
ＯＳゲート回路。 （３）第２負荷素子を逆極性ＭＯ８）ランジスタと同極
性のトランジスタで構成すると共にそのゲートを前記逆
極性ＭＯ８）ランジスタのゲートに接続したことを特徴
とする特許請求の範囲第１項記載の多入力ＣＭＯ８ゲー
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240104A JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240104A JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130921A true JPS60130921A (ja) | 1985-07-12 |
| JPH0465571B2 JPH0465571B2 (ja) | 1992-10-20 |
Family
ID=17054546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240104A Granted JPS60130921A (ja) | 1983-12-20 | 1983-12-20 | 多入力ｃｍｏｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130921A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107644A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Logical circuit |
| JPS58196729A (ja) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | Ｃ―ｍｏｓ多入力ゲート回路 |
-
1983
- 1983-12-20 JP JP58240104A patent/JPS60130921A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107644A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Logical circuit |
| JPS58196729A (ja) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | Ｃ―ｍｏｓ多入力ゲート回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465571B2 (ja) | 1992-10-20 |
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